CN2559168Y - 一种检测时钟丢失的电路 - Google Patents
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Abstract
本实用新型公开了一种检测时钟丢失的电路，该电路至少包括高电平检测计数电路、低电平检测计数电路、检测结果合成逻辑电路；其中，来自外部的待测时钟信号分别连至高电平检测计数电路的低电平清零端和低电平检测计数电路的高电平清零端；来自外部的计数脉冲信号分别连至高电平检测计数电路的计数端和低电平检测计数电路的计数端；高电平检测计数电路的输出以及低电平检测计数电路的输出端分别连至检测结果合成的逻辑电路的输入端，检测结果合成的逻辑电路的输出端连至外部CPU接口。该电路具有针对性强，检测结果完备、电路实现简单的特点。
Description
技术领域
本实用新型涉及时钟检测电路，具体地说，涉及一种专用于检测时钟丢失的电路。
背景技术
时钟检测在电子系统中有着重要的作用。一般电子系统中，时钟故障主要有两种类型：时钟抖动和时钟丢失。
现有技术中的检测电路，一种是采用既检测时钟丢失又检测时钟抖动的电路，如图1所示。该电路包括时延调整模块、时钟检测模块、时钟选择模块，通过时延调整模块进行时钟抖动的调整，通过时钟检测模块既检测时钟的丢失，又检测时钟的抖动，通过时钟选择模块自动选择稳定的时钟源输出。但该电路存在以下缺点：(1)若时钟抖动的裕量设置不合适或受到意外的干扰，将引起时钟的频繁切换，导致系统不可用；(2)由于应用场合的不同，对频率的稳定性要求也不同，导致时钟抖动裕量不易设定，应该增加系统对时钟抖动的冗余性，仅通过时钟检测并不能消除时钟抖动；(3)该电路由于在检测时钟丢失的同时又引入时钟抖动的检测，使得检测的目的不明确，从而导致设计过于复杂，电路的实现难度大。
另一种是采用计数方法检测时钟丢失的电路，如图2所示。该电路将待检测的时钟信号送入计数器进行计数，计数到计数阈值时，通过状态置位模块置状态位为1，以表示当前时钟信号存在。这种电路简单地采用计数方法来检测时钟的丢失，对于时钟信号时有时无并频繁出现的故障，不能正确有效地检测。
实用新型内容
本实用新型的目的在于提供一种检测时钟丢失的电路，以解决上述电路检测目的不明确、电路复杂和检测有漏洞的问题。
本实用新型通过以下技术方案实现：
一种检测时钟丢失的电路，该电路至少包括高电平检测计数电路、低电平检测计数电路、检测结果合成逻辑电路；其中，来自外部的待测时钟信号分别连至高电平检测计数电路的低电平清零端和低电平检测计数电路的高电平清零端；来自外部的计数脉冲信号分别连至高电平检测计数电路的计数端和低电平检测计数电路的计数端；高电平检测计数电路的输出以及低电平检测计数电路的输出端分别连至检测结果合成逻辑电路的输入端，检测结果合成逻辑电路的输出端连至外部CPU接口。
其中，所述的高电平检测计数电路是低电平清零有效的计数器；所述的低电平检测计数电路是高电平清零有效的计数器。
较佳地，所述的检测结果合成逻辑电路是二输入或逻辑门电路，该电路的输出端直接相连至外部CPU的中断端。
较佳地，所述的检测合成逻辑电路进一步包括逻辑门电路和状态输出电路，逻辑门电路的输出端连接至状态输出电路的输入端，状态输出电路的输出端连至外部CPU的接口。其中，所述的状态输出电路为锁存输出电路，该电路的时钟信号端与所述的逻辑门电路的输出端相连，数据输入端与电源相连，清零端连至外部CPU清零端，输出端连至外部CPU数据读取端。
此外，所述的低电平清零有效的计数器的位数由待测时钟信号的高电平与计数脉冲信号的周期之间的倍数确定；所述的高电平清零有效的计数器的位数由待测时钟信号的低电平与计数脉冲信号的周期之间的倍数确定。
上述的高电平检测计数电路、低电平检测计数电路、检测结果合成逻辑电路、状态输出电路是由一个可编程逻辑芯片实现。
本实用新型采用高电平检测计数电路和低电平检测计数电路分别对待测时钟信号进行计数，可对时钟丢失的各种状态都进行检测，例如，待测时钟信号的占空比并非都是50％的信号，如帧同步信号；或时钟异常丢失的情况，如时钟信号可能是恒高，也可能是恒低，因此本实用新型使针对时钟丢失的检测更加完备，具有针对性强的特点。通过采用状态输出电路，根据故障上报的具体要求，可以采用中断方式实时上报或者采用查询方式进行状态锁存，使检测时钟丢失的电路与CPU之间的接口灵活。该检测时钟丢失的电路采用逻辑硬件电路或可编程逻辑器件都可以方便地实现，电路实现简单灵活。
附图说明
图1为现有技术可同时检测时钟丢失和时钟抖动的电路功能模块示意图；
图2为现有技术采用计数法检测时钟丢失的电路功能模块示意图；
图3为本实用新型检测时钟丢失的电路功能模块示意图；
图4为本实用新型检测时钟丢失的电路中高电平检测计数电路原理图；
图5为本实用新型检测时钟丢失的电路中状态输出电路采用锁存输出电路的原理图；
图6为本实用新型实施例的检测时钟丢失的电路原理图；
图7为本实用新型实施例采用可编程逻辑器件实现图6中高电平检测计数功能的流程图；
图8为本实用新型实施例采用可编程逻辑器件实现图6中锁存输出功能的流程图。
具体实施方式
为使本实用新型的目的、技术方案、及优点更加清楚明白，以下参照附图并举实施例，对本实用新型进一步详细说明。
参见图3所示，图3为本实用新型检测时钟丢失的电路功能模块示意图。该电路包括高电平检测计数电路、低电平检测计数电路、检测结果合成逻辑电路；其中，来自外部的待测时钟信号分别连至高电平检测计数电路的低电平清零端和低电平检测计数电路的高电平清零端；来自外部的计数脉冲信号分别连至高电平检测计数电路的计数端和低电平检测计数电路的计数端，通过在待测时钟信号的高电平和低电平期间分别对外部标准计数脉冲进行计数，以检测待测时钟信号的高电平和低电平是否有丢失；高电平检测计数电路的输出以及低电平检测计数电路的输出端连至检测结果合成逻辑电路的输入端，检测结果合成逻辑电路的输出端连至外部CPU接口，如果采用中断方式上报时钟故障，可将高、低电平检测计数电路的输出由检测结果逻辑电路中的逻辑门电路进行逻辑合成后直接送入CPU的中断端；如果采用查询的方式上报时钟故障，从可靠的角度出发，可由检测结果逻辑电路中的逻辑门电路进行逻辑合成后锁存输出，以便CPU读取。
参见图4所示，图4为本实用新型检测时钟丢失的电路中高电平检测计数电路原理图。高电平检测计数电路为一计数器，其清零信号为低电平有效，待测时钟信号作为计数器的清零信号送入低电平清零端，采用一参考周期信号作为计数脉冲信号送入计数器的计数端，计数器的输出信号送入检测结果合成逻辑电路。其工作原理如下：计数器在待测信号为高电平时计数，低电平时清零；为计数器设定一个计数阈值，如果待测时钟信号异常，持续为高电平时，计数值达到计数阈值，计数器输出为1，表示时钟故障，计数器输出为0，表示时钟正常。
类似地，低电平检测计数电路也为一计数器，采用一参考周期信号作为计数脉冲，待测时钟信号作为计数器的清零信号，当待测时钟信号为低电平时计数，高电平时清零；为计数器设定一个计数阈值，如果待测时钟信号异常，持续为低电平时，计数值达到计数阈值，计数器输出1，表示时钟故障，计数器输出为0，表示时钟正常。其电路原理图与高电平检测计数电路原理图类似。
参见图5所示，图5为本实用新型检测时钟丢失的电路中状态输出电路采用锁存输出电路的原理图。将由检测结果合成逻辑电路中的逻辑门电路进行或逻辑处理的检测结果输入锁存输出电路，锁存输出信号送入CPU读取端，来自CPU的清零信号送入锁存输出电路进行清零。检测结果从0(时钟正常)变为1(时钟异常)时，锁存输出电路将1状态锁存并保持不变，直到CPU将此状态读走，同时由CPU对锁存输出电路清零复位，准备锁存下一次故障状态，以实现当采用查询的方式上报时钟故障时，将检测结果锁存输出，以便于CPU读取。
参见图6，图6为本实用新型实施例的检测时钟丢失的电路原理图。图6中计数器1完成高电平检测计数，计数器2完成低电平检测计数，其中，计数器1的清零信号为低电平清零有效，计数器2的清零信号为高电平清零有效；计数脉冲信号送至计数器的计数端，计数器1、计数器2的最高位输出端连至一个二输入或逻辑门电路的输入端，或逻辑门电路的输出端连至锁存输出电路的时钟信号端；锁存输出电路的数据输入端保持高电平，即与一电源相连，其清零端连至CPU的清零信号端，输出端信号送入CPU读取。
上述实施例的时钟检测电路原理可用可编程逻辑器件实现，图6中计数器1的实现流程可参见图7所示，锁存输出电路的实现流程参见图8所示。图7为本实用新型实施例采用可编程逻辑器件实现图6中高电平检测计数功能的流程图，图8为本实用新型实施例采用可编程逻辑器件实现图6中锁存输出功能的流程图。
参见图7所示，首先等待计数脉冲的输入，当待测时钟信号为高电平时，计数值加1，否则计数器清零，并输出低电平0，再等待计数脉冲的输入；当计数值达到计数阈值时，计数器输出高电平1，否则等待计数脉冲的输入。
类似地，低电平检测计数功能也可采用相似的流程实现，只需在待测信号为低电平时进行计数，不再赘述。
对于上述计数阈值和计数器位数的设定，计数器阈值可由待测信号高(低)电平宽度(s)与计数脉冲信号周期(s)之间的倍数确定，再根据计数器阈值确定计数器的位数。
参见图8所示。当CPU要查询读取时钟信号的状态时，将锁存器中的值发送到数据线，然后对锁存器清零；否则，判断检测结果合成的结果是否从0变为1，如果是则将锁存的值置为1。
以上所述仅为本实用新型的较佳实施例而已，并不用以限制本实用新型，凡在本实用新型的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本实用新型的保护范围之内。
Claims (9)
1、一种检测时钟丢失的电路，其特征在于，该电路至少包括高电平检测计数电路、低电平检测计数电路、检测结果合成逻辑电路；其中，来自外部的待测时钟信号分别连至高电平检测计数电路的低电平清零端和低电平检测计数电路的高电平清零端；来自外部的计数脉冲信号分别连至高电平检测计数电路的计数端和低电平检测计数电路的计数端；高电平检测计数电路的输出以及低电平检测计数电路的输出端分别连至检测结果合成逻辑电路的输入端，检测结果合成逻辑电路的输出端连至外部CPU接口。
2、根据权利要求1所述的检测时钟丢失的电路，其特征在于，所述的高电平检测计数电路是低电平清零有效的计数器。
3、根据权利要求1所述的检测时钟丢失的电路，其特征在于，所述的低电平检测计数电路是高电平清零有效的计数器。
4、根据权利要求1所述的检测时钟丢失的电路，其特征在于，所述的检测结果合成逻辑电路是二输入或逻辑门电路，该电路的输出端直接相连至外部CPU的中断端。
5、根据权利要求1所述的检测时钟丢失的电路，其特征在于，所述的检测合成逻辑电路进一步包括逻辑门电路和状态输出电路，逻辑门电路的输出端连接至状态输出电路的输入端，状态输出电路的输出端连至外部CPU的接口。
6、根据权利要求5所述的检测时钟丢失的电路，其特征在于，所述的状态输出电路为锁存输出电路，该电路的时钟信号端与所述的逻辑门电路的输出端相连，数据输入端与电源相连，清零端连至外部CPU清零端，输出端连至外部CPU数据读取端。
7、根据权利要求2所述的检测时钟丢失的电路，其特征在于，所述的低电平清零有效的计数器的位数由待测时钟信号的高电平与计数脉冲信号的周期之间的倍数确定。
8、根据权利要求3所述的检测时钟丢失的电路，其特征在于，所述的高电平清零有效的计数器的位数由待测时钟信号的低电平与计数脉冲信号的周期之间的倍数确定。
9、根据权利要求1所述的检测时钟丢失的电路，其特征在于，所述的高电平检测计数电路、低电平检测计数电路、检测结果合成逻辑电路是由一个可编程逻辑芯片实现。
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