CN2465413Y - Ip网关装置 - Google Patents

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一种IP网关装置,包括100M以太网络接口卡102及与之连接的IP over DVB数据处理卡103,网接口芯片105把路由控制信息和IP数据包封装成以太数据帧,再由所述数据处理卡103内的IP处理模块还原成IP数据包及控制信息数据,EN301.192标准封装模块107和ISO13818—1标准TS封装模块108将所述IP数据包处理成为连续的传输流,经FIFO缓冲模块109输出到复杂可编程逻辑芯片115及SPI接口芯片118,最后输出ASI数据流信号和SPI标准数字信号,还可通过数据流量模块进行数据流量控制。

Description

IP网关装置
本实用新型涉及数据通信和处理技术，更具体地说，涉及一种基于数字视频广播(DVB)标准的IP数据路由、转发装置。
为利用数字视频广播(包括DVB-S、DVB-C、DVB-T)传输符合IP标准的数据，需要对要传输的IP数据包路由、转发，最后形成与DVB标准完全兼容的数据格式，以使得任何基于IP标准上的如互联网访问、视频点播、远程教育、远程会议等应用都能通过数字视频广播(DVB)更加快捷、方便地实现，特别的是最高单通道下行速率不低于50Mbps。而目前常用电话拨号上网方式，最高速率只有56Kbps，ISDN也仅有128kbps，即使号称网络快车的ADSL，其最高下行速率也不过是8Mbps，而且价格很高，非一般消费者所能承担，另一方面，卫星数字视频广播(DVB-S)已经基本普及，线缆数字视频广播(DVB-C)和地面数字视频广播(DVB-T)方兴未艾。如何利用现存的DVB系统在传送数字电视的同时，高速传送各种IP数据进行多媒体数据广播等已成为该领域研发的重要目标。
本实用新型的目的在于提供一种基于DVB标准上的IP网关装置，能够通过DVB转发、传输各类IP数据，并具有很高的传输带宽和较低的成本。
本实用新型的目的是这样实现的，构造一种IP网关装置，包括连接在一体化工业控制计算机内的PCI总线接口上的网络接口卡102，以及与所述网络接口卡102连接的IP over DVB数据处理卡103，其特征在于，所述网络接口卡102为接收并转发IP数据包的100M以太网络接口卡，所述数据处理卡103包括接收由所述网络接口卡102转发的IP数据及路由、控制信息的以太网络接口芯片105，与所述以太网络接口芯片105连接的可编程门阵列芯片104，还包括与所述可编程门阵列芯片104连接的SRAM缓冲区110，复杂可编程逻辑芯片115及SPI接口芯片118，与所述复杂可编程逻辑芯片115连接的ASI接口芯片116经连接器117输出ASI数据流信号，所述SPI接口芯片118经与其连接的连接器119输出SPI标准数字信号。
在按照本实用新型提供的IP网关装置中，所述以太网接口芯片105内部包括PCI总线接口121、MAC122及通用数据接口123，所述MAC122对收到的IP数据进行以太帧封装，形成包括路由、控制信息和IP数据包的以太数据帧，并通过MII接口传输到可编程门阵列芯片104。
在按照本实用新型提供的IP网关装置中，所述可编程逻辑阵列芯片104包括将所述以太数据帧还原成IP数据包及控制信息数据的IP处理模块106，还包括将所述IP数据包处理打包成为连续的传输流并输出到FIFO缓冲模块109的EN301.192标准封装模块107和ISO13818-1标准TS封装模块108。
在按照本实用新型提供的IP网关装置中，所述可编程逻辑阵列芯片104还包括与所述网络接口115上的通用数据接口连接的I2C控制器111，连接在所述IP数据处理模块106与所述标准TS封装模块108之间的数据流量控制模块112，以及通过直接数字合成器114连接在所述FIFO缓冲模块109与所述I2C控制器111之间的码率设置模块113。
按照本实用新型提供的IP网关装置中，所述网络接口芯片105通过所述I2C总线控制器111对所述码率设置模块113上的码率寄存器进行读写，将设定的码率写入，所述码率设置模块113控制所述直接数字合成器114，生成符合输出码率要求的时钟，并用这个时钟读取FIFO寄存器，而所述标准封装模块108时刻监视所述FIFO缓冲模块109的数据流量，当其数据高于71/8总容量时，通知所述数据流量控制模块112，发出一个符合IEEE802.3X标准的暂停发送帧，要求所述网络接口芯片105暂停发送下一帧数据包；当其数据小于1/8总容量时，再发一个符合IEEE802.3X标准的继续发送帧，通知所述网络接口芯片105继续发送下一帧数据包。
实施本实用新型提供的IP网关装置是一种基于DVB标准上的IP路由、转发、传输装置，能够通过DVB转发、传输各类IP数据，并具有很高的传输带宽和较低的成本。可对利用数字视频广播(包括DVB-S、DVB-C、DVB-T)传输符合IP标准的数据进行路由、转发，最后形成与DVB标准完全兼容的数据格式，以便使得任何基于IP标准上的如互联网访问、视频点播、远程教育、远程会议等应用都能通过数字视频广播(DVB)更加快捷、方便地实现。
下面结合附图和实施例，进一步说明本实用新型的特点。附图中：
图1是本实用新型的IP网关装置的逻辑结构示意图；
图2是本实用新型的IP网关装置中以太网络接口芯片105的部分电路连接原理图；
图3是本实用新型的IP网关装置中可编程门阵列芯片104的部分电路连接原理图；
图4是本实用新型的IP网关装置中ASI接口芯片116及SPI接口芯片118的部分电路连接原理图。
如图1所示，本实用新型的IP网关装置，包括连接在一体化工业控制计算机内的PCI总线接口上的网络接口卡102，以及与所述网络接口卡102连接的IP over DVB数据处理卡103。其工作流程如下：装有WINDOWS 2000操作系统的工业控制机，通过100M网络接口卡102收到节目源或其它数字装置发送来的IP数据包，再根据用户的设定、将收到的这些IP数据和路由、控制信息经PCI总线同时转发到IP over DVB处理卡103上。
所述数据处理卡103上的PCI总线以太网络接口芯片105采用Realtek公司的RTL8130，其内部包括PCI总线接口121、MAC 122及通用数据接口123等三个主要部分。其中MAC122对收到的IP数据进行以太帧封装，形成包括路由、控制信息和IP数据包的以太数据帧，通过图2的左上角所示的MII接口，传输到现场可编程门阵列芯片104中的IP处理模块106。
现场可编程门阵列芯片104采用Xilinx公司的XVC50 TQ144，其内部包括以下主要模块：IP处理模块106，EN301.192标准封装模块107，ISO13818-1标准数据流(TS)封装模块108，FIFO缓冲模块109，I2C总线控制器111，数据流量控制模块112，封装选择寄存器120及码率设置模块113。
所述IP处理模块106收到所述以太数据帧后，将其恢复成标准的IP数据帧及相关的路由控制信息，其中IP数据帧经SRAM构成的缓冲区110再送到EN301 192标准封装模块108，而路由控制信息则直接送到ISO13818-1标准TS封装模块109。
所述EN301.192封装模块108收到IP数据帧后，根据封装选择寄存器120的设置，将之封装成符合EN301.192标准的数据帧，如MPE(多协议封装)，DP(数据管道)，DS(数据流)等，再发送到ISO13818-1标准TS封装模块109。ISO13818-1标准TS封装模块109再按照路由控制信息，将这些数据帧打包成连续的传输流(TS)，最后形成并行的TTL数据信号分别送到复杂可编程逻辑器件(CPLD)芯片115和SPI接口芯片118上。
其中，SP1接口芯片118采用3片National公司的DS90C31，它将TTL电平转换成LVDS电平，变为SPI标准数字信号，由连接器119输出。
其中，复杂可编程逻辑器件115采用Xilinx公司的XC95144-TQ1000，它收到数据流后，经ASI接口芯片116(采用Cypress的CY7B923)变成ASI数据流信号，再由隔离变压器及连接器117输出。
在本实用新型提供的IP网关装置中，由于以太网的速率是固定的(10M/100M bps)，而IP over DVB网关输出的TS数据率是可调的，两者的速率差异是必然存在的，因而需要进行流量控制。网络接口芯片105上的通用数据仿真I2C总线，通过I2C总线控制器111对码率设置模块113上的码率寄存器进行读写，将设定的码率写入，然后码率设置模块113控制直接数字合成器114，生成符合输出码率要求的时钟，并用这个时钟读取FIFO缓冲模块109。而标准TS封装模块108时刻监视FIFO缓冲模块109的数据流量，当其数据高于71/8总容量时，通知数据流量控制模块112，发出一个符合IEEE802.3X标准的暂停发送帧，要求网络接口芯片105暂停发送下一帧数据包；当其小于1/8总容量时，再发一个符合IEEE802.3X标准的继续发送帧，通知网络接口芯片105继续发送下一帧数据包。从而达到数据流量控制的目的。

Claims (5)

1、一种IP网关装置，包括连接在一体化工业控制计算机内的PCI总线接口上的网络接口卡(102)，以及与所述网络接口卡(102)连接的IP over DVB数据处理卡(103)，其特征在于，所述网络接口卡(102)为接收并转发IP数据包的100M以太网络接口卡，所述数据处理卡(103)包括接收由所述网络接口卡(102)转发的IP数据及信息的以太网络接口芯片(105)，与所述以太网络接口芯片(105)连接的可编程门阵列芯片(104)，还包括与所述可编程门阵列芯片(104)连接的SRAM缓冲区(110)、复杂可编程逻辑芯片(115)及SPI接口芯片(118)，与所述复杂可编程逻辑芯片(115)连接的ASI接口芯片(116)经连接器(117)输出ASI数据流信号，所述SPI接口芯片(118)经与其连接的连接器(119)输出SPI标准数字信号。
2、根据权利要求1所述的IP网关装置，其特征在于，所述以太网接口芯片(105)内部包括PCI总线接口(121)、MAC(122)及通用数据接口(123)，所述MAC(122)对收到的IP数据进行以太帧封装，形成包括路由、控制信息和IP数据包的以太数据帧，并通过MII接口传输到可编程门阵列芯片(104)。
3、根据权利要求1所述的IP网关装置，其特征在于，所述可编程逻辑阵列芯片(104)包括将所述以太数据帧还原成IP数据包及控制信息数据的IP处理模块(106)，还包括将所述IP数据包处理打包成为连续的传输流并输出到FIFO缓冲模块(109)的EN301.192标准封装模块(107)、ISO13818-1标准TS封装模块(108)。
4、根据权利要求1所述的IP网关装置，其特征在于，所述可编程逻辑阵列芯片(104)还包括与所述网络接口(115)上的通用数据接口连接的I2C控制器(111)，连接在所述IP数据处理模块(106)与所述标准TS封装模块(108)之间的数据流量控制模块(112)，以及通过直接数字合成器(114)连接在所述FIFO缓冲模块(109)与所述I2C控制器(111)之间的码率设置模块(113)。
5、根据权利要求4所述的IP网关装置，其特征在于，所述网络接口芯片(105)通过所述I2C总线控制器(111)对所述码率设置模块(113)上的码率寄存器进行读写，将设定的码率写入，所述码率设置模块(113)控制所述直接数字合成器(114)，生成符合输出码率要求的时钟，并用这个时钟读取FIFO寄存器，而所述标准封装模块(108)时刻监视所述FIFO缓冲模块(109)的数据流量，当其数据高于71/8总容量时，通知所述数据流量控制模块(112)，发出一个符合IEEE802.3X标准的暂停发送帧，要求所述网络接口芯片(105)暂停发送下一帧数据包；当其数据小于1/8总容量时，再发一个符合IEEE802.3X标准的继续发送帧，通知所述网络接口芯片(105)继续发送下一帧数据包。
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Patentee before: Tongzhou Electronics Co., Ltd., Shenzhen City

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Contract fulfillment period: 2008.2.24 to 2011.2.23

Contract record no.: 2008990000862

Denomination of utility model: IP network management apparatus

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Name of requester: SHENZHEN CITY TONGZHOU SOFTWARE CO., LTD.

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