CN220855093U - 一种通用老化板 - Google Patents

Abstract

本实用新型提供一种通用老化板，包括线路板、电位连接端口组件、多个芯片夹具和多组引脚电压选择组件，每个芯片夹具中均能够安装一待测芯片器件，每个芯片夹具外侧均设置有一引脚电压选择组件，线路板具有内部连接布线，内部连接布线将每个芯片夹具中的待测芯片器件通过对应引脚电压选择组件与电位连接端口组件电连接，引脚电压选择组件能够向待测芯片器件的各引脚提供两种电压选择，以使得待测芯片器件的各引脚根据需求给压，从而实现了单芯器件和双芯器件的老化板在不同类型考核的通用，极大地减低了老化板的数量需求，节约成本，消除老化板的需求带来的影响。

Description

一种通用老化板

技术领域

本实用新型涉及半导体测试领域，特别涉及一种通用老化板。

背景技术

老化板作为芯片老化测试的载板，例如HTRB(high-temperature reverse-bias，高温反偏测试)考核、高温高湿反偏测试考核和HTGB(高温栅偏测试)考核。由于高温高湿反偏测试考核老化板与HTRB考核老化板的区别仅在于，高温高湿反偏测试考核老化板表面涂覆有一防水涂层，以防止高湿环境对老化板的损害。因此，N型MOSFET器件的HTRB考核及高温高湿反偏测试考核的原理相同。如图1所示，N型MOSFET器件的HTRB考核原理中，N型MOSFET器件的漏极引出端D接高电位，源极引出端S和栅极引出端G均接零电位。如图2所示，N型MOSFET器件的HTGB考核原理中，N型MOSFET器件的栅极引出端G接高电位，源极引出端S和漏极引出端D均接零电位。

以上原理使得现有的单芯器件，例如N型MOSFET器件的HTRB考核老化板与N型MOSFET器件的HTGB考核老化板的走线不相同。同样的，P型MOSFET器件的HTRB考核老化板与P型MOSFET器件的HTGB考核老化板的走线也不相同，使得不同类型的待测芯片、不同的考核类型的走线都不相同。高温高湿反偏测试考核老化板的表面存在防水涂层，HTRB考核老化板的表面没有防水涂层。这就使得在不同类型器件、不同考核类型(即HTGB测试类型、HTRB测试类型、高温高湿反偏测试考核)中，所需要的老化板不同。另外，对于形式多样的双芯器件(例如PDFN-8P)的HTGB考核需要8种HTGB考核老化板，HTRB考核需要8种HTRB考核老化板，同样的，高温高湿反偏测试考核需要8种高温高湿反偏测试考核老化板，导致同一种双芯器件的不同类型考核需要非常多的老化板，其成本相当的高，而是很容易拿错老化板造成老化板或测试芯片的损坏。当试验通量大时，只能根据考核类型及芯片类型排队进行考核，影响了考核进度，从而影响了产品开发、例行监控和失效分析等。另外，当前的考核老化板并不能同时对双芯器件的两侧芯片进行考核。

实用新型内容

本实用新型提供一种通用老化板，可以解决不同芯片类型、不同考核类型以及双芯器件两侧无法同时考核的老化板通用问题。

为了解决以上问题，本实用新型提供一种通用老化板，能够对待测芯片器件进行高温反偏测试和高温栅偏测试，所述通用老化板包括线路板、电位连接端口组件、多个芯片夹具和多组引脚电压选择组件，所有所述芯片夹具阵列分布在所述线路板上，每个所述芯片夹具中均能够安装一所述待测芯片器件，每个所述芯片夹具外侧均设置有一所述引脚电压选择组件，所述线路板具有内部连接布线，所述内部连接布线将每个所述芯片夹具中的所述待测芯片器件通过对应所述引脚电压选择组件与所述电位连接端口组件电连接，所述电位连接端口组件用于连接外部电源，所述引脚电压选择组件能够向所述待测芯片器件的各引脚提供两种电压选择。

可选的，所述电位连接端口组件包括至少一个高电位金手指和至少一个零电位金手指，每个所述高电位金手指分别外接一个电源，所有所述零电位金手指均外接地。

进一步的，每个所述芯片连接孔组包括多个芯片引脚连接孔、多个零电位连接孔和多个高电位连接孔，所述芯片引脚连接孔、零电位连接孔和高电位连接孔的数量相同，且每个所述芯片引脚连接孔均与一个所述零电位连接孔和一个所述高电位连接孔对应设置，每个所述芯片引脚连接孔通过所述内部连接布线与所述芯片夹具中的待测芯片器件的至少一个引脚电连接，每个所述零电位连接孔通过所述内部连接布线与一所述零电位金手指电连接，每个所述高电位连接孔通过所述内部连接布线与一所述高电位金手指电连接。

进一步的，还包括多个外部导线，每个所述外部导线插设在一所述芯片引脚连接孔与对应所述零电位连接孔中，以使得所述芯片引脚连接孔与对应所述零电位连接孔电连接；或者，每个所述外部导线插设在一所述芯片引脚连接孔与对应所述高电位连接孔中，以使得所述芯片引脚连接孔与对应所述高电位连接孔电连接。

进一步的，所述外部导线为U型跳线。

进一步的，所述芯片连接孔组包括多个开关，每个所述开关具有空档、零电位档和高电位档，所述零电位档通过所述内部连接布线与一所述零电位金手指电连接，所述高电位档通过所述内部连接布线与一所述高电位金手指电连接，所述空档通过所述内部连接布线与所述芯片夹具中的待测芯片器件的至少一个引脚电连接。

进一步的，所述待测芯片器件包括多个引脚，所述芯片夹具包括多个接触片，每个所述引脚能够与一个接触片对应且接触，且每个接触片通过所述内部连接布线与对应所述芯片连接孔组中的一空档或一芯片引脚连接孔电连接。

进一步的，所述待测芯片器件包括单芯器件，所述单芯器件为P型MOSFET器件、N型MOSFET器件、IGBT器件或FRD器件。

进一步的，所述单芯器件为N型MOSFET器件，且所述单芯器件包括8个引脚，所述单芯器件具有源极引出端、漏极引出端和栅极引出端，所述漏极引出端对应4个所述引脚，所述源极引出端对应3个所述引脚，所述栅极引出端对应1个所述引脚，所述芯片连接孔组包括6个芯片引脚连接孔或6个空档；

所述漏极引出端对应的4个所述引脚通过所述内部连接布线两两并联后，分别与一所述空档或一所述芯片引脚连接孔电连接；所述源极引出端对应的3个所述引脚通过所述内部连接布线，分别与一所述空档或一所述芯片引脚连接孔电连接；所述栅极引出端对应的1个所述引脚通过所述内部连接布线，与一所述空档或一所述芯片引脚连接孔电连接。

进一步的，所述待测芯片器件包括双芯器件，所述双芯芯片包括两个P型MOSFET器件、两个N型MOSFET器件、一个P型MOSFET器件和一个N型MOSFET器件、两个IGBT器件或者两个FRD器件。

进一步的，所述双芯芯片包括8个引脚，所述双芯器件包括第一N型芯片和第二N型芯片，所述第一N型芯片具有第一源极引出端、第一漏极引出端和第一栅极引出端，所述第二N型芯片具有第二源极引出端、第二漏极引出端和第二栅极引出端，所述第一漏极引出端和第二漏极引出端分别对应2个所述引脚，所述第一源极引出端、第一栅极引出端、第二源极引出端和第二栅极引出端分别对应1个所述引脚，所述芯片连接孔组包括6个芯片引脚连接孔或6个空档；

所述第一漏极引出端对应的2个所述引脚通过所述内部连接布线并联后，与一所述空档或一所述芯片引脚连接孔电连接；所述第二漏极引出端对应的2个所述引脚通过所述内部连接布线并联后，与一所述空档或一所述芯片引脚连接孔电连接；所述第一源极引出端、第一栅极引出端、第二源极引出端和第二栅极引出端分别对应的1个所述引脚，通过所述内部连接布线分别与一所述空档或一所述芯片引脚连接孔电连接。

可选的，所述通用老化板还包括防水层，所述防水层涂覆所述线路板的表面。

与现有技术相比，本实用新型具有以下有益效果：

本实用新型提供一种通用老化板，所述通用老化板包括线路板、电位连接端口组件、多个芯片夹具和多组引脚电压选择组件，所有所述芯片夹具阵列分布在所述线路板上，每个所述芯片夹具中均能够安装一所述待测芯片器件，每个所述芯片夹具外侧均设置有一所述引脚电压选择组件，所述线路板具有内部连接布线，所述内部连接布线将每个所述芯片夹具中的所述待测芯片器件通过对应所述引脚电压选择组件与所述电位连接端口组件电连接，所述电位连接端口组件用于连接外部电源，所述引脚电压选择组件能够向所述待测芯片器件的各引脚提供两种电压选择，以使得所述待测芯片器件的各引脚根据需求给压，从而实现了单芯器件和双芯器件的老化板在不同类型考核的通用，极大地减低了老化板的数量需求，节约了成本，消除了老化板的需求带来的产品开发、例行监控和失效分析的影响。

附图说明

图1为N型MOSFET器件的HTRB测试原理中N型MOSFET器件的连接电路图；

图2为N型MOSFET器件的HTGB测试原理中N型MOSFET器件的连接电路图；

图3为本实用新型实施例一提供的一种通用老化板的局部示意图；

图4为本实用新型实施例一的待测芯片器件的结构示意图；

图5为本实用新型实施例二的待测芯片器件的结构示意图。

其中，10-线路板；20-电位连接端口组件；21-高电位金手指；22-零电位金手指；30-芯片夹具；31-第一凹槽；32-第一接触片；33-第二接触片；34-第三接触片；35-第四接触片；36-第五接触片；37-第六接触片；38-第七接触片；39-第八接触片；40-引脚电压选择组件；411、412、413、414、415、416-芯片引脚连接孔；421、422、423、424、425、426-零电位连接孔；431、432、433、434、435、436-高电位连接孔。

具体实施方式

以下将对本实用新型的一种通用老化板作进一步的详细描述。下面将参照附图对本实用新型进行更详细的描述，其中表示了本实用新型的优选实施例，应该理解本领域技术人员可以修改在此描述的本实用新型而仍然实现本实用新型的有利效果。因此，下列描述应当被理解为对于本领域技术人员的广泛知道，而并不作为对本实用新型的限制。

为了清楚，不描述实际实施例的全部特征。在下列描述中，不详细描述公知的功能和结构，因为它们会使本实用新型由于不必要的细节而混乱。应当认为在任何实际实施例的开发中，必须做出大量实施细节以实现开发者的特定目标，例如按照有关系统或有关商业的限制，由一个实施例改变为另一个实施例。另外，应当认为这种开发工作可能是复杂和耗费时间的，但是对于本领域技术人员来说仅仅是常规工作。

为使本实用新型的目的、特征更明显易懂，下面结合附图对本实用新型的具体实施方式作进一步的说明。需说明的是，附图均采用非常简化的形式且均使用非精准的比率，仅用以方便、明晰地辅助说明本实用新型实施例的目的。

本发明提供一种通用老化板，能够对待测芯片器件进行高温反偏测试和高温栅偏测试，或者，能够对待测芯片器件进行高温反偏测试、高温高湿反偏测试和高温栅偏测试，其中，所述待测芯片器件为单芯器件或双芯器件。

所述通用老化板包括线路板、电位连接端口组件、多个芯片夹具和多组引脚电压选择组件，所有所述芯片夹具阵列分布在所述线路板上，且每个所述芯片夹具中均能够安装一待测芯片器件，每个所述芯片夹具外侧均设置有一所述引脚电压选择组件，使得所述芯片夹具和引脚电压选择组件一一对应设置，所述线路板具有内部连接布线，所述内部连接布线将每个所述芯片夹具中的待测芯片器件通过对应所述引脚电压选择组件与所述电位连接端口组件电连接；所述电位连接端口组件用于连接外部电源，以向所述通用老化板通电，所述引脚电压选择组件可向所述待测芯片器件的各引脚提供两种电压选择。

本实施例通过引脚电压选择组件向所述待测芯片器件的各引脚提供两种电压选择，使得所述待测芯片器件的各引脚根据需求给压，从而实现了单芯器件和双芯器件的老化板在不同类型考核的通用，极大地减低了老化板的数量需求，节约了成本，消除了老化板的需求带来的产品开发、例行监控和失效分析的影响。

实施例一

如图4所示，所述待测芯片器件可以为具有引脚的半导体封装器件，例如所述待测芯片器件为单芯器件，所述单芯器件可以为P型MOSFET器件，也可以为N型MOSFET器件，还可以是IGBT(绝缘栅双极晶体管)器件或FRD(反并联二极管)器件等。所述单芯器件具有多组引脚(例如N型MOSFET器件的源极引出端S、漏极引出端D和栅极引出端G对应的三组引脚，或者FRD器件的阳极和阴极对应的两组引脚)。具体的，所述单芯器件具有多个引脚，若所述单芯器件为P型MOSFET器件、N型MOSFET器件时，所述单芯器件具有至少3个引脚，所有引脚分为三组，第一组引脚为单芯器件的源极引出端，第二组引脚为单芯器件的栅极引出端，第三组引脚为单芯器件的漏极引出端；若所述单芯器件为IGBT器件时，所有引脚分为三组，第一组引脚为单芯器件的发射极引出端，第二组引脚为单芯器件的集电引出端，第三组引脚为单芯器件的基极引出端；若所述单芯器件为FRD器件时，所述单芯器件具有两组引脚，第一组引脚为FRD器件的阴极引出端，第二组引脚为FRD器件的阳极引出端。

以所述单芯器件为N型MOSFET器件为例，所述单芯器件包括源极引出端S、漏极引出端D和栅极引出端G，且所述待测芯片器件具有芯片主体和间隔设置在芯片主体上的多个引脚，例如8个引脚，8个引脚分别为引脚1、引脚2、引脚3、引脚4、引脚5、引脚6、引脚7和引脚8，所述引脚1、引脚2、引脚3和引脚4设置在芯片主体的一侧，所述引脚5、引脚6、引脚7和引脚8设置在与所述引脚1、引脚2、引脚3和引脚4所在侧相对的另一侧上。

其中，所述引脚1、引脚2、引脚3和引脚4为单芯器件的漏极引出端D，所述引脚5、引脚6和引脚7为单芯器件的源极引出端S，所述引脚8为单芯器件的栅极引出端G。

所述通用老化板包括线路板10、电位连接端口组件20、多个芯片夹具30和多组引脚电压选择组件40。所述线路板10具有内部连接布线，用于电连接所述芯片夹具30和对应引脚电压选择组件40，以及所述引脚电压选择组件40与电位连接端口组件20。

所述电位连接端口组件20包括至少一个高电位金手指21和至少一个零电位金手指22，每个所述高电位金手指21分别外接一个电源，以使得每个所述高电位金手指21可以向通用老化板提供一个高电位取值。所有所述零电位金手指22均外接地GND，以提供零电位。

在本实施例中，所述电位连接端口组件20包括一个高电位金手指21和至少一个零电位金手指22，所述高电位金手指21外接电源HV，以提供高电位取值，例如预设电压V。

在其他实施例中，所述电位连接端口组件包括至少两个高电位金手指，每个所述高电位金手指均外接一电源，以提供至少两个高电位取值。

所述芯片夹具30包括多个接触片，每个所述接触片均通过所述内部连接布线与引脚电压选择组件40电连接。所述接触片的数量例如与所述待测芯片器件的引脚数量相同。在本实施例中，所述芯片夹具30包括8个接触片，分别为第一接触片32、第二接触片33、第三接触片34、第四接触片35、第五接触片36、第六接触片37、第七接触片38、第八接触片39。

所述芯片夹具30包括第一凹槽31和8个第二凹槽32、33、34、35、36、37、38、39，8个所述第二凹槽分两组对齐设置在所述第一凹槽31的两侧，每个第二凹槽底部设置有一接触片，其中，所述第一接触片32、第二接触片33、第三接触片34和第四接触片35间隔设置在所述第一凹槽31的一侧，所述第五接触片36、第六接触片37、第七接触片38和第八接触片39间隔设置在与所述第一接触片32、第二接触片33、第三接触片34和第四接触片35所在侧相对的另一侧。

所述待测芯片器件的芯片主体设置在所述第一凹槽31中，8个引脚朝下分别位于8个所述第二凹槽中，即每个第二凹槽中均可以插设一引脚，且在测试考核时，每个引脚均与对应接触片接触，以通过所述接触片与所述引脚电压选择组件40电连接。

在测试考核时，所述待测芯片器件的引脚4能够与第一接触片32接触，所述引脚3能够与第二接触片33接触，所述引脚2能够与第三接触片34接触，引脚1能够与第四接触片35接触，引脚5能够与第八接触片39接触，引脚6能够与第七接触片38接触，引脚7能够与第六接触片37接触，引脚8能够与第五接触片36接触。

在其他实施例中，所述芯片夹具30的接触片和芯片主体可以直接设置在同一个平台上，例如同一个凹槽或同一平面上，此处仅需要实现所述待测芯片器件的引脚与接触片之间的电连接即可，具体的芯片夹具形状可以根据实际需求设计。

每个所述芯片连接孔组包括多个芯片引脚连接孔、多个零电位连接孔和多个高电位连接孔，所述芯片引脚连接孔、零电位连接孔和高电位连接孔的数量相同，且每个所述芯片引脚连接孔均与一个所述零电位连接孔和一个所述高电位连接孔对应设置，每个所述芯片引脚连接孔通过内部连接布线与至少一个引脚电连接。每个所述零电位连接孔通过内部连接布线与所述零电位金手指22电连接，其中，所有所述零电位连接孔可以同时连接同一个所述零电位金手指22，也可以将所有所述零电位连接孔分为至少两组，每组分别连接同一个所述零电位金手指22，还可以每个所述零电位连接孔分别连接一个所述零电位金手指22。所有所述高电位连接孔通过内部连接布线连接至少一个高电位金手指21，其中，所有所述高电位连接孔可以连接同一个高电位金手指21，还可以所有所述高电位连接孔分组分别连接一个高电位金手指21，还可以每个所述高电位连接孔分别连接一个高电位金手指21。

在本实施例中，所述第一接触片32和第二接触片33通过内部连接布线并联，所述第三接触片34和第四接触片35通过内部连接布线并联，因此，每个所述芯片连接孔组可以包括6个芯片引脚连接孔、6个零电位连接孔和6个高电位连接孔，6个所述芯片引脚连接孔分别为芯片引脚连接孔411、芯片引脚连接孔412、芯片引脚连接孔413、芯片引脚连接孔414、芯片引脚连接孔415、芯片引脚连接孔416，6个零电位连接孔分别为零电位连接孔421、零电位连接孔422、零电位连接孔423、零电位连接孔424、零电位连接孔425、零电位连接孔426，6个高电位连接孔分别为高电位连接孔431、高电位连接孔432、高电位连接孔433、高电位连接孔434、高电位连接孔435、高电位连接孔436。

所述芯片引脚连接孔411通过所述内部连接布线同时与所述第一接触片32和第二接触片33电连接，还通过外部导线与零电位连接孔421或所述高电位连接孔431电连接；所述芯片引脚连接孔412通过所述内部连接布线同时与所述第三接触片34和第四接触片35电连接，还通过所述外部导线与零电位连接孔422或高电位连接孔432电连接；所述芯片引脚连接孔413通过所述内部连接布线与所述第五接触片36电连接，还通过所述外部导线与零电位连接孔423或高电位连接孔433电连接；所述芯片引脚连接孔414通过所述内部连接布线与所述第六接触片37电连接，还通过所述外部导线与零电位连接孔424或所述高电位连接孔434电连接；所述芯片引脚连接孔415通过所述内部连接布线与第七接触片38电连接，还通过所述外部导线与零电位连接孔425或所述高电位连接孔435电连接；所述芯片引脚连接孔416通过所述内部连接布线与第八接触片39电连接，还通过所述外部导线与零电位连接孔426或所述高电位连接孔436电连接。

所述零电位连接孔421、零电位连接孔422、零电位连接孔423、零电位连接孔424、零电位连接孔425和零电位连接孔426分别通过所述内部连接布线与一个所述零电位金手指22电连接；所述高电位连接孔431、高电位连接孔432、高电位连接孔433、高电位连接孔434、高电位连接孔435和高电位连接孔436均通过所述内部连接布线与同一个所述高电位金手指21电连接。其中，所述外部导线的连接方式使得所述芯片引脚连接孔可以灵活地接高电位或低电位，而非现有技术中的固定连接方式，从而使得老化板更灵活，普适性更强。

所述外部导线可以为U型跳线，将所述U型跳线的两端可以分别插设在芯片引脚连接孔和零电位连接孔中，或者分别插设在芯片引脚连接孔和高电位连接孔中。

在另一个实施例中，每个所述芯片连接孔组包括8个芯片引脚连接孔、8个零电位连接孔和8个高电位连接孔，每个所述芯片引脚连接孔均通过所述内部连接布线分别与待测芯片器件的一个引脚电连接，且每个所述芯片引脚连接孔均通过所述内部连接布线与对应所述零电位连接孔或所述对应高电位连接孔电连接。每个所述零电位连接孔均通过所述内部连接布线与一个所述零电位金手指22电连接；所有所述高电位连接孔通过所述内部连接布线与同一个高电位金手指21电连接，或者，所有所述高电位分组，且每组通过所述内部连接布线与同一个高电位金手指21电连接，又或者，每个所述高电位通过所述内部连接布线分别与一个所述高电位金手指21电连接。

当然，在其他实施例中，若第一接触片至第八接触片中若存在通过内部连接布线并联的情况，可以根据情况调整芯片引脚连接孔、零电位连接孔和高电位连接孔的数量。

在再一个实施例中，每个所述芯片连接孔组均为一开关，所述开关具有空档、零电位档和高电位档，所述零电位档通过所述内部连接布线与零电位金手指电连接，所述高电位档通过所述内部连接布线与所述高电位金手指电连接，所述空档通过所述内部连接布线与一个接触片电连接，在测试考试时，通过开关档位的调整来改变所述芯片连接孔组的连通状态。

以下以N型MOSFET器件分别进行HTRB考核和HTGB考核为例：

HTRB测试中，由于源极引出端S和栅极引出端G均接地，漏极引出端D接高电位，即待测芯片器件的引脚1至引脚4均接高电位，待测芯片器件的引脚5至引脚8接地，因此，将所述待测芯片器件安装在芯片夹具30中之后，操作人员通过U型跳线将芯片引脚连接孔411与高电位连接孔431电连接，通过U型跳线将芯片引脚连接孔412与高电位连接孔432电连接，U型跳线将芯片引脚连接孔413与零电位连接孔423电连接，U型跳线将芯片引脚连接孔414与零电位连接孔424电连接，U型跳线将芯片引脚连接孔415与零电位连接孔425电连接，通过U型跳线将芯片引脚连接孔416与零电位连接孔426电连接。

HTGB测试中，由于源极引出端S和漏极引出端D均接地，栅极引出端G接高电位，即所述待测芯片器件的引脚1至引脚7均接地，待测芯片器件的引脚8接高电位。因此，将待测芯片器件安装在芯片夹具30中之后，操作人员通过U型跳线将芯片引脚连接孔411与零电位连接孔421电连接，通过U型跳线将芯片引脚连接孔412与零电位连接孔422电连接，U型跳线将芯片引脚连接孔413与高电位连接孔433电连接，U型跳线将芯片引脚连接孔414与零电位连接孔424电连接，U型跳线将芯片引脚连接孔415与零电位连接孔425电连接，U型跳线将芯片引脚连接孔416与零电位连接孔426电连接。

由此可以看出，不同类型的单芯芯片器件的HTRB考核和HTGB考核所需的老化板可以通用，从而实现了不同考核类型的单芯芯片器件的老化板的通用，极大地节省了老化板的设计和制版，还节省了相应的管理成本，即大大降低了成本。

所述通用老化板还包括防水层，所述防水层涂覆所述线路板的表面，使得所述通用老化板可以在高湿环境中使用。这样，所述通用老化板可以在不同类型的单芯芯片器件的HTRB考核、高温高湿反偏测试考核和HTGB考核所需的老化板可以通用，进一步实现了不同考核类型的单芯芯片器件的老化板的通用，并进一步的降低了成本。

实施例二

如图5所示，与实施例一相比，本实施例的所述待测芯片器件为双芯器件。所述双芯器件包括两个P型MOSFET器件、两个N型MOSFET器件、一个P型MOSFET器件和一个N型MOSFET器件、两个IGBT器件或者两个FRD器件。

以所述双芯器件包括两个N型MOSFET器件为例，所述双芯器件具有8个引脚为例，所述双芯器件例如包括第一N型芯片和第二N型芯片，所述第一N型芯片包括第一源极引出端S1、第一漏极引出端D1和第一栅极引出端G1，所述第二N型芯片包括第二源极引出端S2、第二漏极引出端D2和第二栅极引出端G2。

所述待测芯片器件的8个引脚分别为引脚1、引脚2、引脚3、引脚4、引脚5、引脚6、引脚7和引脚8，所述引脚1、引脚2、引脚3和引脚4设置在芯片主体的一侧，所述引脚5、引脚6、引脚7和引脚8设置在与所述引脚1、引脚2、引脚3和引脚4所在侧相对的另一侧上。

其中，所述引脚1和引脚2为第二N型芯片的第二漏极引出端D2，所述引脚3和引脚4为第一N型芯片的第一漏极引出端D1，所述引脚5为第一N型芯片的第一源极引出端S1，所述引脚6为第一N型芯片的第一栅极引出端G1，所述引脚7为第二N型芯片的第二源极引出端S2，所述引脚8为第二N型芯片的第二栅极引出端G2。

本实施例中，在对所述对待测芯片器件中的一个芯片进行HTRB考核(即双芯器件的单芯片考核)时，例如对第一芯片进行HTRB考核，此时，芯片引脚连接孔411通过跳线与高电位连接孔431电连接，芯片引脚连接孔412至芯片引脚连接孔414均不与高电位连接孔和零电位连接孔电连接，即芯片引脚连接孔412至芯片引脚连接孔414均接空，芯片引脚连接孔415通过跳线与零电位连接孔425电连接，芯片引脚连接孔416通过跳线与零电位连接孔426电连接。

对所述对待测芯片器件中的两个N型芯片同时进行HTRB考核(即双芯器件的双芯片考核)时，芯片引脚连接孔411通过跳线与高电位连接孔431电连接，芯片引脚连接孔412通过跳线与高电位连接孔432电连接，芯片引脚连接孔413通过跳线与零电位连接孔423电连接，芯片引脚连接孔414通过跳线与零电位连接孔424电连接，芯片引脚连接孔415通过跳线与零电位连接孔425电连接，芯片引脚连接孔416通过跳线与零电位连接孔426电连接。

另外，采用所述通用老化板还可以对双芯器件通过采用跳线灵活连接的方式进行HTGB考核。在此不一一进行举例。

由上可知，所述通用老化板能够对双芯器件的单个芯片或双芯片进行HTRB考核、高温高湿反偏测试考核和HTGB考核，其大大降低了双芯器件所需的大量的老化板需求，节约了老化板87.5％的制版及设计成本。

综上所述，本实用新型的通用老化板，能够对不同类型的单芯芯片、双芯芯片进行HTRB考核、高温高湿反偏测试考核和HTGB考核，实现了多个引脚(例如8个引脚芯片)的三种考核类型的老化板的通用，大大降低了老化板的制版及设计成本(例如降低95％)，并避免了定制专用版闲置及利用率低的问题发生。

此外，需要说明的是，除非特别说明或者指出，否则说明书中的术语“第一”、“第二”的描述仅仅用于区分说明书中的各个组件、元素、步骤等，而不是用于表示各个组件、元素、步骤之间的逻辑关系或者顺序关系等。

可以理解的是，虽然本实用新型已以较佳实施例披露如上，然而上述实施例并非用以限定本实用新型。对于任何熟悉本领域的技术人员而言，在不脱离本实用新型技术方案范围情况下，都可利用上述揭示的技术内容对本实用新型技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本实用新型技术方案的内容，依据本实用新型的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本实用新型技术方案保护的范围内。

Claims (12)

1.一种通用老化板，其特征在于，所述通用老化板包括线路板、电位连接端口组件、多个芯片夹具和多组引脚电压选择组件，所有所述芯片夹具阵列分布在所述线路板上，每个所述芯片夹具中均能够安装一所述待测芯片器件，每个所述芯片夹具外侧均设置有一所述引脚电压选择组件，所述线路板具有内部连接布线，所述内部连接布线将每个所述芯片夹具中的所述待测芯片器件通过对应所述引脚电压选择组件与所述电位连接端口组件电连接，所述电位连接端口组件用于连接外部电源，所述引脚电压选择组件能够向所述待测芯片器件的各引脚提供两种电压选择。

2.如权利要求1所述的通用老化板，其特征在于，所述电位连接端口组件包括至少一个高电位金手指和至少一个零电位金手指，每个所述高电位金手指分别外接一个电源，所有所述零电位金手指均外接地。

3.如权利要求2所述的通用老化板，其特征在于，每个所述芯片连接孔组包括多个芯片引脚连接孔、多个零电位连接孔和多个高电位连接孔，所述芯片引脚连接孔、零电位连接孔和高电位连接孔的数量相同，且每个所述芯片引脚连接孔均与一个所述零电位连接孔和一个所述高电位连接孔对应设置，每个所述芯片引脚连接孔通过所述内部连接布线与所述芯片夹具中的待测芯片器件的至少一个引脚电连接，每个所述零电位连接孔通过所述内部连接布线与一所述零电位金手指电连接，每个所述高电位连接孔通过所述内部连接布线与一所述高电位金手指电连接。

4.如权利要求3所述的通用老化板，其特征在于，还包括多个外部导线，每个所述外部导线插设在一所述芯片引脚连接孔与对应所述零电位连接孔中，以使得所述芯片引脚连接孔与对应所述零电位连接孔电连接；或者，每个所述外部导线插设在一所述芯片引脚连接孔与对应所述高电位连接孔中，以使得所述芯片引脚连接孔与对应所述高电位连接孔电连接。

5.如权利要求4所述的通用老化板，其特征在于，所述外部导线为U型跳线。

6.如权利要求2所述的通用老化板，其特征在于，所述芯片连接孔组包括多个开关，每个所述开关具有空档、零电位档和高电位档，所述零电位档通过所述内部连接布线与一所述零电位金手指电连接，所述高电位档通过所述内部连接布线与一所述高电位金手指电连接，所述空档通过所述内部连接布线与所述芯片夹具中的待测芯片器件的至少一个引脚电连接。

7.如权利要求3或6所述的通用老化板，其特征在于，所述待测芯片器件包括多个引脚，所述芯片夹具包括多个接触片，每个所述引脚能够与一个接触片对应且接触，且每个接触片通过所述内部连接布线与对应所述芯片连接孔组中的一空档或一芯片引脚连接孔电连接。

8.如权利要求7所述的通用老化板，其特征在于，所述待测芯片器件包括单芯器件，所述单芯器件为P型MOSFET器件、N型MOSFET器件、IGBT器件或FRD器件。

9.如权利要求8所述的通用老化板，其特征在于，所述单芯器件为N型MOSFET器件，且所述单芯器件包括8个引脚，所述单芯器件具有源极引出端、漏极引出端和栅极引出端，所述漏极引出端对应4个所述引脚，所述源极引出端对应3个所述引脚，所述栅极引出端对应1个所述引脚，所述芯片连接孔组包括6个芯片引脚连接孔或6个空档；

所述漏极引出端对应的4个所述引脚通过所述内部连接布线两两并联后，分别与一所述空档或一所述芯片引脚连接孔电连接；所述源极引出端对应的3个所述引脚通过所述内部连接布线，分别与一所述空档或一所述芯片引脚连接孔电连接；所述栅极引出端对应的1个所述引脚通过所述内部连接布线，与一所述空档或一所述芯片引脚连接孔电连接。

10.如权利要求7所述的通用老化板，其特征在于，所述待测芯片器件包括双芯器件，所述双芯芯片包括两个P型MOSFET器件、两个N型MOSFET器件、一个P型MOSFET器件和一个N型MOSFET器件、两个IGBT器件或者两个FRD器件。

11.如权利要求10所述的通用老化板，其特征在于，所述双芯芯片包括8个引脚，所述双芯器件包括第一N型芯片和第二N型芯片，所述第一N型芯片具有第一源极引出端、第一漏极引出端和第一栅极引出端，所述第二N型芯片具有第二源极引出端、第二漏极引出端和第二栅极引出端，所述第一漏极引出端和第二漏极引出端分别对应2个所述引脚，所述第一源极引出端、第一栅极引出端、第二源极引出端和第二栅极引出端分别对应1个所述引脚，所述芯片连接孔组包括6个芯片引脚连接孔或6个空档；

所述第一漏极引出端对应的2个所述引脚通过所述内部连接布线并联后，与一所述空档或一所述芯片引脚连接孔电连接；所述第二漏极引出端对应的2个所述引脚通过所述内部连接布线并联后，与一所述空档或一所述芯片引脚连接孔电连接；所述第一源极引出端、第一栅极引出端、第二源极引出端和第二栅极引出端分别对应的1个所述引脚，通过所述内部连接布线分别与一所述空档或一所述芯片引脚连接孔电连接。

12.如权利要求1所述的通用老化板，其特征在于，所述通用老化板还包括防水层，所述防水层涂覆所述线路板的表面。