CN220775806U - 时钟合成器 - Google Patents

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CN220775806U CN202321996025.2U CN202321996025U CN220775806U CN 220775806 U CN220775806 U CN 220775806U CN 202321996025 U CN202321996025 U CN 202321996025U CN 220775806 U CN220775806 U CN 220775806U
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Abstract

本实用新型实施例提供一种时钟合成器。时钟缓冲器经配置以存储输入时钟信号。工作周期校正器DCC电路连接到所述时钟缓冲器。所述DCC电路经配置以从所述时钟缓冲器接收所述输入时钟信号，接收控制信号，且基于所述控制信号调整所述输入时钟信号的工作周期。产生包括所述工作周期已校正的输入时钟信号的输出时钟信号。提供所述输出时钟信号。电流源经配置以将箝位电流汲入到所述DCC电路。

Description

时钟合成器
技术领域
本实用新型实施例涉及时钟合成器及其方法。
背景技术
随着系统时钟速度不断提高，信号可靠性及精确性已变得越来越重要，尤其是在振幅、频率及失真方面。提供具有稳健工作周期的信号也可为期望的，因为许多数字电路需要精确控制的工作周期来正常操作。用于校正工作周期误差且提供周期校正时钟信号(例如，具有50％工作周期的时钟信号)的已知方法通常利用可调整延迟电路，所述可调整延迟电路经递增地调整，直到时钟信号的工作周期被校正。
校正工作周期的过程可花费相对长时间，这是因为延迟的反复调整及工作周期误差检测可花费数百个时钟周期来完全校正工作周期误差。此类方法可无法如所期望般快速地校正工作周期误差。另外，此类操作需要复杂电路且引起高功率消耗。
实用新型内容
根据本实用新型的实施例，一种时钟合成器包括：时钟缓冲器，其经配置以存储输入时钟信号；及工作周期校正器(DCC)电路，其连接到所述时钟缓冲器，其中所述DCC电路经配置以：从所述时钟缓冲器接收所述输入时钟信号；接收控制信号；基于所述控制信号调整所述输入时钟信号的工作周期；产生包括所述工作周期已校正的输入时钟信号的输出时钟信号；及提供所述输出时钟信号，其中电流源经配置以将箝位电流汲入到所述DCC电路。
根据本实用新型的实施例，一种合成时钟的方法包括：由工作周期更改器接收输入时钟信号；由所述工作周期更改器接收控制信号；由所述工作周期更改器基于所述控制信号调整所述输入时钟信号的工作周期；由所述工作周期更改器产生包括所述工作周期已校正的输入时钟信号的输出时钟信号；由连接到所述工作周期更改器的电流源将箝位电流汲入到所述工作周期更改器中；及提供所述输出时钟信号。
根据本实用新型的实施例，一种合成时钟的方法包括：接收时钟信号；由误差放大器确定所述时钟信号的直流(DC)电压值与经反相时钟信号的DC电压值之间的差异；由连接到所述误差放大器的工作周期更改器基于所述时钟信号的所述DC电压值与所述经反相时钟信号的所述DC电压值之间的所述所确定差异将所述时钟信号的工作周期调整到基本上相等；及由连接到所述工作周期更改器的电流源将箝位电流提供到所述工作周期更改器中。
附图说明
当结合随附图式阅读时从下列实施方式更好理解本公开的方面。应注意，根据行业中的标准实践，各种构件未按比例绘制。事实上，为清晰论述，各种构件的尺寸可任意增大或减小。
图1是根据本公开的一些实施例的时钟合成器的框图。
图2是根据本公开的一些实施例的DCC电路的框图。
图3A是根据本公开的一些实施例的处于静态电流模式的第一电流源的图。
图3B是根据本公开的一些实施例的处于静态电流模式的第二电流源的图。
图4A是根据本公开的一些实施例的处于自适应电流模式的第一电流源的图。
图4B是根据本公开的一些实施例的处于自适应电流模式的第二电流源的图。
图5是说明根据一些实施例的工作周期与控制信号之间的关系的图。
图6是根据本公开的一些实施例的另一DCA电路的框图。
图7是根据本公开的一些实施例的线性补偿器的图。
图8是说明根据本公开的一些实施例的线性补偿器的输出信号与输入信号之间的关系的图表。
图9展示说明根据本公开的一些实施例的对线性补偿器的工作周期与控制信号之间的关系的影响的图表。
图10是说明根据本公开的一些实施例的环路滤波器的充电及放电路径的图。
图11是根据本公开的一些实施例的又另一DCA电路的框图。
图12是根据本公开的一些实施例的DCC电路的布局图。
图13是根据实例实施例的用于调整时钟信号的相位及工作周期的方法的流程图。
图14是根据实例实施例的用于调整时钟信号的相位及工作周期的另一方法的流程图。
具体实施方式
以下公开内容提供用于实施所提供主题的不同构件的许多不同实施例或实例。在下文描述组件及布置的特定实例以简化本公开。当然，这些仅为实例且不希望具限制性。例如，在以下描述中，第一构件形成在第二构件上方或上可包含其中第一构件及第二构件形成直接接触的实施例，且也可包含其中可在第一构件与第二构件之间形成额外构件以使得第一构件及第二构件可不直接接触的实施例。另外，本公开可在各种实例中重复参考数字及/或字母。此重复是出于简单及清晰的目的且本身并不指示所论述的各种实施例及/或配置之间的关系。
此外，为便于描述，例如“在……下方”、“在……下”、“下”、“在……上方”、“上”及类似物的空间相对术语在本文中可用来描述如图中说明的一个元件或构件与另一(些)元件或构件的关系。空间相对术语希望涵盖除图中描绘的定向之外的使用或操作中的装置的不同定向。设备可以其它方式定向(旋转90度或以其它定向)，且可同样相应地解释本文中使用的空间相对描述符。
本公开提供一种时钟合成器，其提供具有约等于50％的工作周期的时钟信号。时钟合成器包含工作周期校正器(DCC)电路，其将时钟信号的工作周期调整到约等于50％。图1是根据本公开的一些实施例的时钟合成器10的框图。时钟合成器10可将时钟信号提供到集成电路(IC)的一或多个组件。如图1中展示，时钟合成器10包含锁相环路(PLL)12(还被称为PLL电路12)、缓冲器14(还被称为时钟缓冲器14或缓冲器电路14)、DCC电路16及时钟树18。在一些实例中，PLL 12及时钟树18可并非是时钟合成器10的部分。时钟合成器10可包含比图1中展示更多的元件。
PLL 12基于参考信号产生时钟信号。在实例中，在IC(未展示)的时钟产生及分配系统内利用PLL 12。PLL 12产生具有与参考信号的相位值匹配的相位值的时钟信号。在一些实例中，PLL 12产生具有多个(即，m个)相位值的时钟信号。例如，PLL 12产生具有00、450、900、1350、1800、2250、2700及3150的相位值的时钟信号。PLL 12在PLL 12的输出端子处提供时钟信号。
缓冲器14连接到PLL 12。例如，缓冲器104的输入端子连接到PLL 12的输出端子。缓冲器14在预定时间段内接收及存储由PLL 12产生的时钟信号，且在输出端子处提供所存储时钟信号。在实例中，缓冲器14可为线性缓冲器或环形缓冲器，其经配置以在预定时间段内存储时钟信号。预定时间段可通过配置缓冲器14的长度来配置。线性缓冲器包含彼此串联连接的多个缓冲器。环形缓冲器包含以端对端配置连接的多个缓冲器。
DCC电路16连接到缓冲器14。例如，DCC电路16的输入端子连接到缓冲器14的输出端子。DCC电路16从缓冲器14接收时钟信号，调整所接收时钟信号的工作周期，且在输出端子处提供工作周期调整之后的输出时钟信号。由DCC电路16提供的输出时钟信号具有约等于50％的工作周期。在本公开的以下部分中更详细论述DCC电路16。
时钟树18连接到DCC电路16。例如，时钟树18的输入端子连接到DCC电路16的输出端子，且从DCC电路16接收输出时钟信号，将输出时钟信号提供到IC的一或多个组件。时钟树18可包含主干及连接到主干的多个分支。IC的组件可连接到多个分支。
图2是根据本公开的一些实施例的DCC电路16的框图。如图2中展示，DCC电路16包含工作周期更改器(DCA)电路102、多个反相器104(即，第一反相器104a、第二反相器104b及第三反相器104c)、多个直流(DC)取样器106(即，第一DC取样器106a及第二DC取样器106b)、误差放大器108、环路滤波器110及多个旁路电路112(即，第一旁路电路112a及第二旁路电路112b)。DCA电路102还被称为工作周期更改器。
DCA电路102在输入端子处例如通过相位选择器从PLL 12接收输入时钟信号(表示为CLK_IN)。DCA电路102可接收具有预选相位值(例如，00、450、900、1350、1800、2250、2700及3150中的一者)的输入时钟信号。DCA电路102将输入时钟信号的工作周期调整到约等于50％，且在输出端子处提供反相输出时钟信号。DCA电路102通过使输入时钟信号的上升沿移位、通过使输入时钟信号的下降沿移位、或通过使输入时钟信号的上升沿及下降沿两者移位来调整输入时钟信号的工作周期。例如，DCA电路102接收具有第一上升沿的输入时钟信号，且提供经反相输出时钟信号作为具有第二上升沿的输出，第二上升沿不同于第一上升沿。
第一反相器104a连接到DCA电路102。例如，第一反相器104a的输入端子连接到DCA电路102的输出端子。因此，第一反相器104a从DCA电路102接收经反相输出时钟信号，且使经反相输出时钟信号反相以产生输出时钟信号(表示为CKP)。第一反相器104a在第一反相器104a的输出端子处提供输出时钟信号(CKP)作为输出。
第二反相器104b连接到第一反相器104a。例如，第二反相器104b的输入端子连接到第一反相器104a的输出端子。第二反相器104b从第一反相器104a接收输出时钟信号(CKP)，且使输出时钟信号反相以产生经反相输出时钟信号(表示为CKN)。第二反相器104b在第二反相器104b的输出端子处提供经反相输出时钟信号(CKN)作为输出。
第三反相器104c连接到第二反相器104b。例如，第三反相器104c的输入端子连接到第二反相器104b的输出端子。第三反相器104c从第二反相器104b接收经反相输出时钟信号(CKN)，且使经反相输出时钟信号(CKN)反相以产生输出时钟信号(表示为CLK_OUT)。第三反相器104c在第三反相器104c的输出端子处提供输出时钟信号(CLK_OUT)作为输出。第一反相器104a、第二反相器104b及第三反相器104c中的每一者可为非逻辑电路或非逻辑门。
第一DC取样器106a连接到第一反相器104a。例如，第一DC取样器106a的输入端子连接到第一反相器104a的输出端子。第一DC取样器106a确定输出时钟信号(CKP)的平均DC电压值，且在第一DC取样器106a的输出端子处提供输出时钟信号(CKP)的平均DC电压值。
第二DC取样器106b连接到第二反相器104b。例如，第二DC取样器106b的输入端子连接到第二反相器104b的输出端子。第二DC取样器106b确定经反相输出时钟信号(CKN)的平均DC电压值，且在第二DC取样器106b的输出端子处提供经反相输出时钟信号(CKN)的平均DC电压值作为输出。第一DC取样器106a及第二DC取样器106b中的每一者是具有电阻元件及连接到电阻元件的能量存储装置(还被称为电容器)的RC电路。
误差放大器108连接到第一DC取样器106a及第二DC取样器106b两者。例如，误差放大器108的第一输入端子连接到第一DC取样器106a的输出端子，且误差放大器108的第二输入端子连接到第二DC取样器106b的输出端子。误差放大器108比较输出时钟信号(CKP)的平均DC电压值与经反相输出时钟信号(CKN)的平均DC电压值，且基于所述比较提供电压控制信号(表示为VC)作为输出。误差放大器108可包含具有差分输入及单个输出的运算放大器。在此配置中，运算放大器产生比其输入端子之间的电势差大约10,000倍的电压控制信号。
环路滤波器110连接到误差放大器108的输出端子。环路滤波器110滤波或抑制电压控制信号(VC)的快速改变。在实例中，环路滤波器110是具有电阻元件及连接到电阻元件的电荷存储装置(例如，电容器)的RC电路。在一些实例中，环路滤波器110是低通滤波器。环路滤波器110的电阻元件的电阻值可在10欧姆到500K欧姆范围的范围内。然而，环路滤波器110的电阻元件的其它值是可能的。环路滤波器110的电荷存储装置的电容值可在10f到50p法拉的范围内。然而，环路滤波器110的电荷存储装置的其它值是可能的。
第一旁路滤波器112a及第二旁路滤波器112b连接在误差放大器108与DCA电路102之间。当被激活时，第一旁路电路112a可在工作周期校正期间略过输入时钟周期的上升沿调整。当被激活时，第二旁路电路112b可在工作周期调整期间略过输入时钟周期的下降沿调整。第一旁路电路112a可通过tie 0信号选择性地激活，且当被激活时，第一旁路电路112a撤销激活工作周期更改器102的第一晶体管120a，借此通过第一晶体管120a略过输入时钟信号(CLK_IN)的工作周期校正。类似地，第二旁路电路112b可通过tie 1信号选择性地激活，且当被激活时，第二旁路电路112b撤销激活工作周期更改器102的第二晶体管120b，借此通过第二晶体管120b略过输入时钟信号(CLK_IN)的工作周期校正。第一旁路电路112a及第二旁路电路112b两者可同时一起激活，或可在不同时间个别地激活。
在实例中，第一旁路电路112a可包含经配置以传递或阻挡电压控制信号(VC)的第一传递门及经配置以传递或阻挡tie 0信号的第二传递门。第一传递门的输出端子连接到第二传递门的输出端子。第一旁路电路112a的第一传递门及第二传递门中的每一者由RSTB_DCC信号控制。类似地，第二旁路电路112b可包含经配置以传递或阻挡电压控制信号(VC)的第一传递门及经配置以传递或阻挡tie 1信号的第二传递门。第一传递门的输出端子连接到第二传递门的输出端子。第二旁路电路112b的第一传递门及第二传递门中的每一者由RSTB_DC信号控制。因此，RSTB_DCC可经断言以根据需要选择性地略过电压控制信号(VC)。
DCA电路102从误差放大器108接收电压控制信号(VC)。例如，DCA电路102的输入端子通过第一旁路电路112a及第二旁路电路112b连接到误差放大器108的输出端子。DCA电路102基于电压控制信号(VC)将输入时钟信号(CLK_IN)的工作周期更改或调整到约等于50％。
例如，DCA电路102通过最小化输出时钟信号(CKP)的平均DC电压值与经反相输出时钟信号(CKN)的平均DC电压值之间的差异来将输入时钟信号(CLK_IN)的工作周期调整到约等于50％。例如，DCA电路102确定输出时钟信号(CKP)的平均DC电压值与经反相输出时钟信号(CKN)的平均DC电压值之间的差异是否等于零。响应于确定输出时钟信号(CKP)的平均DC电压值与经反相输出时钟信号(CKN)的平均DC电压值之间的差异不等于零，DCA电路102调整输入时钟信号(CLK_IN)的工作周期。例如，当输出时钟信号的平均DC电压值与经反相输出时钟信号的平均DC电压值之间的差异大于零(即，电压控制信号(VC)大于预定电平)时，DCA电路102减小输出时钟信号的工作周期。此外，当输出时钟信号的平均DC电压值与经反相输出时钟信号的平均DC电压值之间的差异小于零(即，电压控制信号(VC)小于预定电平)时，DCA电路102增加输出时钟信号的工作周期。因此，DCA电路102将输出时钟信号的平均DC电压值与经反相输出时钟信号的平均DC电压值之间的差异最小化为基本上等于零。
DCA电路102包含输入节点114、输出节点116、第一节点118a及第二节点118b。另外，DCA电路102包含第一晶体管120a、第二晶体管120b、第三晶体管120c及第四晶体管120d。第一晶体管120a的源极连接到供应电压，且第一晶体管120a的漏极在第一节点118a处连接到第三晶体管120c的源极。第三晶体管120c的漏极在输出节点115处连接到第四晶体管120d的漏极。第四晶体管120d的源极在第二节点118b处连接到第二晶体管120b的漏极，且第二晶体管120b的源极连接到接地。第三晶体管120c的栅极在输入节点114处连接到第四晶体管120c的栅极。第三晶体管120c及第四晶体管120d在输入节点114与输出节点116之间形成反相器。第一晶体管120a的栅极连接到第一旁路电路112a的输出端子。第二晶体管120b的栅极连接到第二旁路电路112b的输出端子。
在实例中，第一晶体管120a及第三晶体管120c是p沟道金属氧化物半导体(PMOS)晶体管，且第二晶体管120b及第四晶体管120d是n沟道金属氧化物半导体(NMOS)晶体管。然而，其它类型的晶体管在本公开的范围内。此外，第一晶体管120a、第二晶体管120b、第三晶体管120c及第四晶体管120d中的每一者是对称的。即，第一晶体管120a、第二晶体管120b、第三晶体管120c及第四晶体管120d中的每一者的漏极可为源极，且第一晶体管120a、第二晶体管120b、第三晶体管120c及第四晶体管120d中的每一者的源极可为漏极。
第一晶体管120a及第二晶体管120b基于电压控制信号(VC)更改输入时钟信号(CLK_IN)的工作周期。在第一晶体管120a及第二晶体管120b中的每一者的栅极处提供由误差放大器108产生的电压控制信号(VC)。通过操纵第一晶体管120a、第二晶体管120b或第一晶体管120a及第二晶体管120b两者的漏极到源极电阻值来修改工作周期。
例如，当电压控制信号(VC)大于预定电平时，那么增加第一晶体管120a的漏极到源极电阻值及/或减小第二晶体管120b的漏极到源极电阻值以减小输入时钟信号(CLK_IN)的工作周期。另外，当电压控制信号(VC)小于预定电平时，那么减小第一晶体管120a的漏极到源极电阻值及/或增加第二晶体管120b的漏极到源极电阻值以增加输入时钟信号(CLK_IN)的工作周期。
DCA电路102进一步包含第一电流源122a及第二电流源122b。第一电流源122a并联连接到第一晶体管120a，且在第一节点118a处汲入或提供第一电流。第二电流源122b并联连接到第二晶体管120b，且在第二节点118b处汲入或提供第二电流。当电压控制信号(VC)过高或过低时，第一节点118a处的第一电流及第二节点118b处的第二电流的汲入避免输出时钟信号(CLK_OUT)的消失。另外，第一电流源122a及第二电流源122b改进电压控制信号(VC)与DCC电路16的工作周期之间的线性关系。线性关系的改进提供对工作周期调整的较佳控制。
第一电流源122a及第二电流源122b中的每一者可为静态电流源或自适应电流源。图3A是处于静态电流配置(还被称为静态箝位电流配置)的第一电流源122a的图。如图3A中展示，第一电流源122a包含多个第一晶体管130，即，第一第一晶体管130[1]、第二第一晶体管130[2]、…及第n第一晶体管130[n]。多个第一晶体管130串联连接在供应电压与第一节点118a之间。例如，第一第一晶体管130[1]的源极连接到供应电压，且第一第一晶体管130[1]的漏极连接到第二第一晶体管130[2]的源极，从而继续连接到第n第一晶体管130[n]，其漏极连接到第一节点118a。多个第一晶体管130中的每一者的栅极连接到tie 0信号。在实例中，多个第一晶体管130中的每一者是对称的且是PMOS晶体管。然而，可使用其它类型的晶体管。
多个第一晶体管130的电阻值在1K到100M欧姆的范围内。然而，第一晶体管130的电阻值的其它值是可能的。当tie 0信号上升到逻辑高时，多个第一晶体管130中的每一者被接通，从而产生在第一节点118a处提供的第一电流。在实例中，由第一电流源122a在第一节点118a处提供的第一电流在1n到10u安培的范围内。然而，在第一节点118a处提供的第一电流的其它值是可能的。可通过改变多个第一晶体管130中的晶体管数目来改变第一电流。
图3B说明处于静态电流配置的第二电流源122b的实例电路图。如图3B中展示，第二电流源122b包含多个第二晶体管132，即，第一第二晶体管132[1]、第二第二晶体管132[2]、…及第n第二晶体管132[n]。多个第二晶体管132串联连接在第二节点118b与接地之间。例如，第一第二晶体管132[1]的源极连接到第二节点118b，且第一第二晶体管132[1]的漏极连接到第二第二晶体管132[2]的源极，从而继续连接到第n第二晶体管132[n]，其漏极连接到接地。多个第二晶体管132中的每一者的栅极连接到tie 1信号。在实例中，多个第二晶体管132中的每一者是对称的且是NMOS晶体管。然而，可使用其它类型的晶体管。
多个第二晶体管132的电阻值在1K到100M欧姆的范围内。然而，多个第二晶体管132的其它值是可能的。当tie 1信号上升到逻辑低时，多个第二晶体管132中的每一者被接通，从而产生在第二节点118b处提供的第二电流。在实例中，由处于静态电流配置的第二电流源122b在第二节点118b处提供的第二电流在1n到10u安培的范围内。然而，在第二节点118b处提供的第二电流的其它值是可能的。可通过改变多个第二晶体管132中的晶体管数目来改变第二电流。
图4A说明处于自适应电流配置(还被称为自适应箝位电流配置)的第一电流源122a的实例电路图。如图4A中展示，第一电流源122a包含多个第一晶体管130，即，串联连接在供应电压VDD与第一节点118a之间的第一第一晶体管130[1]、第二第一晶体管130[2]、…及第n第一晶体管130[n]。另外，图4A的第一电流源122a包含晶体管140及电阻元件142。晶体管140的漏极连接到供应电压，且晶体管的源极在节点144处连接到电阻元件142的第一端子。电阻元件的第二端子连接到第一节点118a。节点144连接到多个第一晶体管130中的每一者的栅极。晶体管140的栅极连接到比较器108的输出端子。晶体管140是NMOS晶体管且是对称的。然而，可使用其它类型的晶体管。
多个第一晶体管130的电阻值在1K到100M欧姆的范围内。然而，多个第一晶体管130的电阻值的其它值是可能的。电阻器142的电阻值在10到100K欧姆的范围内。然而，电阻器142的电阻值的其它值是可能的。当电压控制信号(VC)上升到逻辑高时，晶体管140被接通，从而将节点144连接到供应电压。此继而接通多个第一晶体管130中的每一者，从而产生在第一节点118a处提供的第一自适应电流。在第一节点118a处提供的第一自适应电流在1n到10u安培的范围内。然而，电荷泵110的电阻元件250及电荷存储装置252两者的其它值是可能的。可通过改变电阻元件142的电阻值及/或通过改变多个第一晶体管130的晶体管数目来改变第一自适应电流。
图4B说明处于自适应电流配置的第二电流源122b的实例电路图。如图4B中展示，第二电流源122b包含多个第二晶体管132，即，串联连接在第二节点118b与接地之间的第一第二晶体管132[1]、第二第二晶体管132[2]、…及第n第二晶体管132[n]。另外，图4B的第二电流源122b包含晶体管150及电阻元件152。电阻元件152的第一端子连接到供应电压VDD，且电阻元件152的第二端子在节点154处连接到晶体管150的源极。晶体管150的漏极连接到接地。节点154连接到多个第二晶体管132中的每一者的栅极。晶体管150的栅极连接到比较器108的输出端子。晶体管150是PMOS晶体管且是对称的。然而，可使用其它类型的晶体管。
多个第二晶体管132的电阻值在1K到100M欧姆的范围内。然而，多个第二晶体管132的电阻值的其它值是可能的。电阻器152的电阻值在10到100K欧姆的范围内。然而，电阻器152的电阻值的其它值是可能的。当电压控制信号(VC)下降到逻辑低时，晶体管150被接通，从而将节点154连接到接地。此继而接通多个第二晶体管132中的每一者，从而产生在第二节点118b处提供的第二自适应电流。在实例中，在第二节点118b处提供的第二自适应电流在1n到10u安培的范围内。然而，在第二节点118b处提供的第二自适应电流两者的其它值是可能的。可通过改变电阻元件152的电阻值及/或通过改变多个第二晶体管132的晶体管数目来改变第二自适应电流。
图5是说明根据一些实施例的工作周期与电压控制信号(VC)之间的关系的图表160。图表160的第一曲线162表示具有静态箝位电流的DCC电路16中的输出时钟信号(CLK_OUT)的工作周期对电压控制信号(VC)。图表160的第二曲线164表示具有自适应箝位电流的DCC电路16中的输出时钟信号的工作周期对电压控制信号。如第一曲线162及第二曲线164的部分166中展示，当电压控制信号既不过高也不过低时，工作周期与电压控制信号(VC)之间存在线性相关。第一部分166可表示第一曲线162的区段，其中工作周期约等于50％。如图表160中展示，当电压控制信号(VC)过高(部分170)或过低(部分168)时，第一曲线162及第二曲线164偏离与电压控制信号的线性关系，其中与第二曲线164相比，第一曲线162偏离线性关系更多(由第一曲线162与第二曲线164之间的间隙172及174展示)。因此，通过改进工作周期与电压控制信号(VC)之间的线性关系，自适应箝位电流比静态箝位电流更能改进DCC电路16的运作。另外，且如图表160中展示，当电压控制信号为低(即，接近于零(部分168))时及当其为高(部分174)时，自适应箝位电流比静态箝位电流更能改进DCC电路16的运作。即，(如部分168及170中展示)，自适应电流箝位电流比静态箝位电流更能改进工作周期对电压控制信号(VC)曲线线性度。
图6说明根据本公开的一些实施例的另一DCC电路200。类似于图2的DCC电路16，DCC电路200基于输入时钟信号(CLK_IN)提供具有约等于50％的工作周期的输出时钟信号(CLK_OUT)。图6的DCC电路200包含DCA电路102、多个反相器104(即，第一反相器104a、第二反相器104b及第三反相器104c)、环路滤波器110及多个旁路电路112(即，第一旁路电路112a及第二旁路电路112b)。DCC电路200进一步包含线性补偿器202。线性补偿器202提供对单端信号(即，电压控制信号(VC))的线性补偿及增益提升。
线性补偿器202的输入端子连接到第二反相器104b的输出端子。环路滤波器110连接到线性补偿器202的输入端子。线性补偿器202的输出端子通过第一旁路电路112a及第二旁路电路112b连接到DCA电路102。图6的DCC电路200无需多个DC取样器106及比较器108。例如，代替使用多个DC取样器106及比较器108来产生电压控制信号(VC)，图6的DCC电路200使用由第二反相器104b产生的经反相输出时钟信号(CKN)作为电压控制信号(VC)来调整工作周期(关于本公开的图10更详细描述)。
图7说明根据一些实施例的实例线性补偿器202。如图7中展示，线性补偿器202包含第一晶体管210、第二晶体管212、第一电阻元件214及第二电阻元件216。第一晶体管210的源极连接到电源供应器VDD，且第一晶体管210的漏极连接到第一电阻元件214的第一端子。第一电阻元件的第二端子在输出节点218处连接到第二电阻元件216的第一端子。第二电阻元件216的第二端子连接到第二晶体管212的漏极。第二晶体管212的源极连接到接地。第一晶体管210的栅极及第二晶体管212的栅极都连接到线性补偿器202的输入端子。线性补偿器202的输出端子连接到输出节点218。
第一晶体管210是PMOS晶体管，且第二晶体管212是NMOS晶体管。然而，其它类型的晶体管在本公开的范围内。另外，第一晶体管210及第二晶体管212中的每一者是对称的。第一电阻元件214及第二电阻元件216中的每一者的电阻值可相同。在实例中，第一电阻元件214及第二电阻元件216中的每一者的电阻值在10到10K欧姆的范围内。然而，第一电阻元件214及第二电阻元件216中的每一者的电阻值为其它值是可能的。线性补偿器202从经反相输出时钟信号(CKN，其在DCC电路200中用作电压控制信号(VC))移除离群值以产生电压控制信号(VC)(也表示为输出电压控制信号(VCout))。例如，第一电阻器214及第二电阻器216为输出节点218提供充电/放电路径。然而，当电压控制信号(VC)高于预定值(即，过高(逻辑高))时，第一晶体管210被关断，从而使第一电阻器214与供应电压断开连接，且第二晶体管212被接通，从而通过第二电阻器216将输出节点218连接到接地。因此，输出电压控制信号(VCout)处于逻辑低。另外，当电压控制信号(VC)低于预定电平(即，过低(处于逻辑低)时，第一晶体管210被接通，从而通过第一电阻器214将输出节点218连接到供应电压，且第二晶体管212被关断，从而将输出节点218与接地断开连接。因此，当电压控制信号(VC)过低时，输出电压控制信号(VCout)处于逻辑高。因此，在电压控制信号(VC)与输出电压控制信号(VCout)之间存在反比关系。
图8展示说明线性补偿器202的输出控制电压信号(VCout)与控制电压信号(VC)之间的关系的图表220。例如，图表220的曲线222说明在输出端子处接收的输出控制电压信号(VCout)与在线性补偿器202的输入端子处提供的控制电压信号(VC)之间的关系。如曲线222中描绘，输出电压控制信号(VCout)与电压控制信号(VC)相反地变化。即，当电压控制信号(VC)增加时，输出电压控制信号(VCout)线性地减小。
图9展示说明根据一些实例实施例的线性补偿器202对工作周期与电压控制信号之间的关系的影响的图表。例如，图9的图表160(关于上文图5描述)说明在不具有线性补偿器202的情况下工作周期与电压控制信号之间的关系。图9的图表220(关于上文图8描述)说明线性补偿器202的电压控制信号(VC)与输出电压控制信号(VCout)之间的关系。图9的图表230说明在具有线性补偿器202的情况下工作周期与电压控制信号之间的关系。图表230是图表160及图表220的组合。例如，图表230的第一曲线232表示具有静态箝位电流及线性补偿器202的DCC电路200中的输出时钟信号的工作周期对电压控制信号(VC)。图表230的第二曲线234表示具有自适应箝位电流及线性补偿器202的DCC电路200中的输出时钟信号的工作周期对电压控制信号(VC)。如图表230中展示，在存在线性补偿器202的情况下，工作周期对电压控制信号(VC)更线性。例如，且如图表230的第一曲线232及第二曲线234中展示，当电压控制信号(VC)增加时，工作周期也以线性方式增加。因此，线性补偿器202电流改进DCC电路200的运作。例如，线性补偿器202使改进DCC电路200的工作周期更容易。
图10说明根据一些实施例的在通过DCC电路200的工作周期校正期间环路滤波器110的充电路径及放电路径。如图10中展示，通过第二反相器104b及环路滤波器110形成充电路径242及放电路径244。例如，充电路径242经形成具有流动通过第二反相器104b的第一晶体管246朝向电荷泵110的电流。放电路径244经形成具有流动通过环路滤波器110朝向第二反相器104b的第二晶体管248的电流。在此实例实施例中，环路滤波器110的电阻元件250的电阻值是2K欧姆，且环路滤波器110的电荷存储装置252的电容值是150f。然而，电荷泵110的电阻元件250及电荷存储装置252两者的其它值是可能的。
在实例中，当工作周期约等于50％时，流动通过充电路径242的电荷量约等于流动通过放电路径244的电荷量。另外，当工作周期约等于50％时，经反相输出时钟信号(CKN)的平均值是约1/2VDD。因此，电荷量Q被确定为：
Q＝I*t
通过第一晶体管246的电流可被确定为：
Ip＝(VDD-1/2VDD)/(Rp+2K)
其中Rp是第二反相器104b的第一晶体管246的电阻值。通过第二晶体管248的电流可被确定为：
In＝(1/2VDD)/(Rn+2K)
其中Rn是第二反相器104b的第二晶体管248的电阻值。如果Rp及Rn<<2K，那么：
Ip＝In＝(1/2VDD)/(Rn+2K)
因此，充电路径242及放电路径244两者的电荷Q将相等。
在一些实例中，当在第二反相器104b的第一晶体管246及第二晶体管248中的任一者或两者的设计中使用的制造参数存在变化时，Rn可不等于Rp。例如，如果第一晶体管246处于快拐角且第二晶体管248处于慢拐角，那么Rp小于Rn，此可导致Ip大于In。在此类实例中，充电路径242及放电路径244两者的电荷Q可不相等，且因此图2的DCC电路200可无法实现50％工作周期。针对此类实例，本公开提供中和Rn及Rp的变化的又另一DCC电路300。
图11说明根据本公开的一些实施例的又另一DCC电路300。如图11中展示，DCC电路300包含DCA电路102、多个反相器104(例如，第一反相器104a、第二反相器104b及第三反相器104c)、环路滤波器110、多个旁路电路112(例如，第一旁路电路112a及第二旁路电路112b)及线性补偿器202。另外，DCC电路300进一步包含电荷泵302。电荷泵302针对快及慢拐角平衡通过充电路径242及放电路径244的电流。
电荷泵302的输入端子连接到第二反相器104b的输出端子。电荷泵302的输出端子连接到线性补偿器202的输入端子。环路滤波器110连接到线性补偿器202的输入端子。线性补偿器202的输出端子通过第一旁路电路112a及第二旁路电路112b连接到DCA电路102。在实例中，电荷泵302可与线性补偿器202共享组件以减少元件的总数。在实例实施例中，当工作周期约等于50％时，电荷泵302经配置以使流动通过充电路径的电荷量保持约等于流动通过放电路径的电荷量。
图12说明根据本公开的一些实施例的布局图400。如布局图400中展示，在LPF块402中形成低通滤波器。电荷泵302及线性补偿器202一起形成在块404中。块404邻近于块402。DCA 102及缓冲器14一起形成在块406中。块406经形成邻近于块404。因此，块404经夹置在块402与块406之间。在邻近于块406的块408中形成电流补偿器，即，第一电流源122a及第二电流源122b。在块410中形成低通滤波器的电阻元件。块410经夹置在块402与块408之间。另外，块410邻近于块404。布局图400是实例布局，且其它布局是可能的。
图13说明根据一些实施例的用于输入时钟信号的工作周期校正的方法500的流程图。在实例中，方法500可在本公开中参考图1到图12论述的装置及电路中实践。
在方法500的框510，可接收时钟信号。例如，可在DCC电路16处从缓冲器14接收输入时钟信号。在一些其它实例中，可在DCA电路102处从缓冲器14接收输入时钟信号。
在方法500的框520，误差放大器108确定时钟信号的平均DC电压值与经反相时钟信号的平均DC电压值之间的差异。例如，第一反相器104a连接到DCA电路102的输出端子。第一反相器104a从DCA 102接收经反相输出时钟信号，且使经反相输出时钟信号反相以产生输出时钟信号。第一反相器104a在输出端子处提供输出时钟信号(CKP)作为输出。
第二反相器104b连接到第一反相器104a。第二反相器104b从第一反相器104a接收输出时钟信号，且使输出时钟信号反相以产生经反相输出时钟信号(CKN)。第一DC取样器106a连接到第一反相器104a的输出端子。第一DC取样器106a确定输出时钟信号的平均DC电压值，且在输出端子处提供输出时钟信号的平均DC电压值。第二DC取样器106b连接到第二反相器104b的输出端子。第二DC取样器106b确定经反相输出时钟信号的平均DC电压值，且在输出端子处提供经反相输出时钟信号的平均DC电压值。
误差放大器108连接到第一DC取样器106a及第二DC取样器106b两者。例如，误差放大器108的第一输入端子连接到第一DC取样器106a的输出端子，且误差放大器108的第二输入端子连接到第二DC取样器106b的输出端子。误差放大器108比较输出时钟信号的平均DC电压值与经反相输出时钟信号的平均DC电压值，且基于所述比较提供电压控制信号作为输出。电压控制信号指示输出时钟信号的平均DC电压值与经反相输出时钟信号的平均DC电压值之间的差异。
在方法500的框530，连接到误差放大器108的DCA 102基于输出时钟信号的平均DC电压值与经反相输出时钟信号的平均DC电压值之间的所确定差异将输出时钟信号的工作周期调整到约等于50％。例如，DCA 102确定输出时钟信号的平均DC电压值与经反相输出时钟信号的平均DC电压值之间的差异是否基本上等于零。响应于确定输出时钟信号的平均DC电压值与输出反相时钟信号的平均DC电压值之间的差异不等于零，DAC 102将差异最小化为基本上等于零以实现基本上等于50％的工作周期。
在方法500的框540，连接到DCA 102的电流源将箝位电流提供到DCA 102。例如，当电压控制信号过高时，第一电流源122a在第一节点118a处汲入第一电流。类似地，当电压控制信号过低时，第二电流源122b在第二节点118b处汲入第二电流。第一电流及第二电流可为静态电流或自适应电流。
图14说明根据一些实施例的用于合成时钟信号的方法600的流程图。在实例中，方法600可在本公开中参考图1到图12论述的装置及电路中实践。
在方法600的框610，可接收输入时钟信号。例如，可在DCC电路16处从缓冲器14接收输入时钟信号。在一些其它实例中，可在DCA电路102处从缓冲器14接收输入时钟信号。
在方法600的框620，由工作周期更改器(即，DCA电路102)接收控制信号。在实例中，从误差放大器108接收控制信号。在其它实例中，从线性补偿器202接收控制信号。线性补偿器202可从经反相输出时钟信号产生控制信号。在一些其它实例中，经反相输出时钟信号被用作控制信号。
在方法600的框630，工作周期更改器(即，DCA电路102)基于控制信号将输入时钟信号的工作周期调整到50％。例如，DCA电路102可将工作周期增加或减少为约等于50％。
在方法600的框640，工作周期更改器(即，DCA电路102)产生具有工作周期已校正的输入时钟信号的输出时钟信号。DCA电路102在输出端子处提供经反相输出时钟信号作为输出。
在方法600的框650，电流源将箝位电流汲入到工作周期更改器中。例如，连接到DCA电路102的多个电流源122将箝位电流汲入到DCA电路102中。在方法600的框660，提供输出时钟信号。输出时钟信号具有约等于50％的工作周期。
根据实例实施例，一种时钟合成器包括：时钟缓冲器，其经配置以存储输入时钟信号；及工作周期校正器(DCC)电路，其连接到所述时钟缓冲器，其中所述DCC电路经配置以：从所述时钟缓冲器接收所述输入时钟信号；接收控制信号；基于所述控制信号调整所述输入时钟信号的工作周期；产生包括所述工作周期已校正的输入时钟信号的输出时钟信号；及提供所述输出时钟信号，其中电流源经配置以将箝位电流汲入到所述DCC电路。
根据实例实施例，一种合成时钟的方法包括：由工作周期更改器接收输入时钟信号；由所述工作周期更改器接收控制信号；由所述工作周期更改器基于所述控制信号调整所述输入时钟信号的工作周期；由所述工作周期更改器产生包括所述工作周期已校正的输入时钟信号的输出时钟信号；由连接到所述工作周期更改器的电流源将箝位电流汲入到所述工作周期更改器中；及提供所述输出时钟信号。
根据一些实施例，一种合成时钟的方法包括：接收时钟信号；由误差放大器确定所述时钟信号的直流(DC)电压值与经反相时钟信号的DC电压值之间的差异；由连接到所述误差放大器的工作周期更改器基于所述时钟信号的所述DC电压值与所述经反相时钟信号的所述DC电压值之间的所述所确定差异将所述时钟信号的工作周期调整到基本上相等；及由连接到所述工作周期更改器的电流源将箝位电流提供到所述工作周期更改器中。
前文概述若干实施例的特征，使得所属领域的技术人员可更好地理解本公开的方面。所属领域的技术人员应了解，其可容易地使用本公开作为设计或修改用于实行本文中介绍的实施例的相同目的及/或实现相同优点的其它过程及结构的基础。所属领域的技术人员还应认识到，此类等效构造不脱离本公开的精神及范围，且其可在不脱离本公开的精神及范围的情况下在本文中进行各种改变、替换及更改。
符号说明
10:时钟合成器
12:锁相环路(PLL)
14:缓冲器
16:工作周期校正器(DCC)电路
18:时钟树
102:工作周期更改器(DCA)电路
104:缓冲器
104a:第一反相器
104b:第二反相器
104c:第三反相器
106:直流(DC)取样器
106a:第一直流(DC)取样器
106b:第二直流(DC)取样器
108:误差放大器
110:环路滤波器
112a:第一旁路电路
112b:第二旁路电路
114:输入节点
116:输出节点
118a:第一节点
118b:第二节点
120a:第一晶体管
120b:第二晶体管
120c:第三晶体管
120d:第四晶体管
122a:第一电流源
122b:第二电流源
130:第一晶体管
130[1]到130[n]:第一第一晶体管到第n第一晶体管
132:第二晶体管
132[1]到132[n]:第一第二晶体管到第n第二晶体管
140:晶体管
142:电阻元件/电阻器
144:节点
150:晶体管
150f:电容值
152:电阻元件/电阻器
154:节点
160:图表
162:第一曲线
164:第二曲线
166:第一部分
168:部分
170:部分
172:间隙
174:间隙
200:工作周期校正器(DCC)电路
202:线性补偿器
210:第一晶体管
212:第二晶体管
214:第一电阻元件/第一电阻器
216:第二电阻元件/第二电阻器
218:输出节点
220:图表
222:曲线
230:图表
232:第一曲线
234:第二曲线
242:充电路径
244:放电路径
246:第一晶体管
248:第二晶体管
252:电荷存储装置
300:工作周期校正器(DCC)电路
302:电荷泵
400:布局图
402:LPF块
404:块
406:块
408:块
410:块
500:方法
510:框
520:框
530:框
540:框
600:方法
610:框
620:框
630:框
640:框
650:框
660:框。

Claims (10)

1.一种时钟合成器，其特征在于其包括：
时钟缓冲器，其经配置以存储输入时钟信号；及
工作周期校正器DCC电路，其连接到所述时钟缓冲器，其中所述DCC电路经配置以：
从所述时钟缓冲器接收所述输入时钟信号；
接收控制信号；
基于所述控制信号调整所述输入时钟信号的工作周期；
产生包括所述工作周期已校正的输入时钟信号的输出时钟信号；及
提供所述输出时钟信号，其中电流源经配置以将箝位电流汲入到所述DCC电路。
2.根据权利要求1所述的时钟合成器，其特征在于所述DCC电路包括：
工作周期更改器，其能够操作以在输入端子处从所述时钟缓冲器接收所述输入时钟信号，且在输出端子处提供经反相输出时钟信号；
第一反相器，其连接到所述工作周期更改器的所述输出端子，其中所述第一反相器能够操作以使所述经反相输出时钟信号反相以产生所述输出时钟信号；
第一直流取样器，其连接到所述第一反相器，其中所述第一直流取样器能够操作以确定所述输出时钟信号的平均直流电压值；
第二反相器，其连接到所述第一反相器，其中所述第二反相器能够操作以使所述输出时钟信号反相且提供所述经反相输出时钟信号；
第二直流取样器，其连接到所述第二反相器，其中所述第二直流取样器能够操作以确定所述经反相输出时钟信号的平均直流电压值；
误差放大器，其连接到所述第一直流取样器及所述第二直流取样器，其中所述误差放大器能够操作以：
确定所述经反相时钟信号的所述平均直流电压值与所述时钟信号的平均直流电压值之间的差异，及
基于所述经反相输出时钟信号的所述平均直流电压值与所述输出时钟信号的所述平均直流电压值的所述差异产生所述控制信号；
将所述控制信号提供到所述工作周期更改器，其中所述工作周期更改器能够操作以基于所述控制信号调整所述输出时钟信号的所述工作周期。
3.根据权利要求1所述的时钟合成器，其特征在于所述控制信号包括经反相输出时钟信号。
4.根据权利要求1所述的时钟合成器，其特征在于所述DCC电路能够操作以将所述工作周期调整为等于50％。
5.根据权利要求1所述的时钟合成器，其特征在于所述DCC电路能够进一步操作以使用包括低通滤波器的环路滤波器对所述控制信号进行滤波。
6.根据权利要求1所述的时钟合成器，其特征在于所述DCC电路能够操作以调整所述输入时钟信号的上升沿或下降沿以调整所述工作周期。
7.根据权利要求1所述的时钟合成器，其特征在于所述电流源包括静态电流源。
8.根据权利要求1所述的时钟合成器，其特征在于所述电流源包括自适应电流源。
9.根据权利要求1所述的时钟合成器，其特征在于所述DCC电路包括：
工作周期更改器，其能够操作以在输入端子处从所述时钟缓冲器接收所述输入时钟信号，且在输出端子处提供经反相输出时钟信号；
第一反相器，其连接到所述工作周期更改器的所述输出端子，其中所述第一反相器能够操作以使所述经反相输出时钟信号反相以产生所述输出时钟信号；
第二反相器，其连接到所述第一反相器，其中所述第二反相器能够操作以使所述输出时钟信号反相且在输出端子处提供所述经反相输出时钟信号；及
线性补偿器，其连接到所述第二反相器的所述输出端子，其中所述线性补偿器能够操作以：
从所述第二反相器接收所述经反相输出时钟信号，
基于所述经反相输出时钟信号产生所述控制信号，及
将所述控制信号提供到所述工作周期更改器。
10.根据权利要求9所述的时钟合成器，其特征在于所述DCC电路进一步包括连接到所述第二反相器的所述输出端子的环路滤波器。
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