CN220419954U - 一种多串口双备份数据存储处理系统 - Google Patents
一种多串口双备份数据存储处理系统 Download PDFInfo
- Publication number
- CN220419954U CN220419954U CN202321807821.7U CN202321807821U CN220419954U CN 220419954 U CN220419954 U CN 220419954U CN 202321807821 U CN202321807821 U CN 202321807821U CN 220419954 U CN220419954 U CN 220419954U
- Authority
- CN
- China
- Prior art keywords
- data
- processing system
- serial port
- zynq
- terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 238000012545 processing Methods 0.000 title claims abstract description 32
- 238000013500 data storage Methods 0.000 title claims abstract description 17
- 230000015654 memory Effects 0.000 claims abstract description 40
- 238000000034 method Methods 0.000 description 7
- 230000003993 interaction Effects 0.000 description 4
- 230000008569 process Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 230000009977 dual effect Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000004891 communication Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
Abstract
本实用新型实施例提供一种多串口双备份数据存储处理系统，属于数据存储领域。所述处理系统包括：EMMC存储器，用于数据存储；ZYNQ控制器，与所述EMMC存储器连接，以运行系统接收数据并将数据写入到EMMC存储器中，所述ZYNQ控制器包括：PL端，所述PL端与总UART串口连接，所述总UART串口包含多个UART串口，以接收外部数据；PS端，所述PS端通过AXI总线与所述PL端连接，并且与所述EMMC存储器连接，以将接收的数据写入到EMMC存储器中；FPGA控制器，通过所述总UART串口与所述PL端连接，以将接收的外部数据并传输至PL端，将PL端数据传输至外部。该系统不需要额外的接口芯片，且能够备份双份数据，避免单一CPU控制器宕机导致系统不能工作的情况。
Description
技术领域
本实用新型涉及数据存储技术领域，具体地涉及一种多串口双备份数据存储处理系统。
背景技术
航空机电设备系统中需要使用终端设备监控记录各电气设备的运行状态，由于监控的外部设备较多，终端设备需要外接十几路甚至数十路串口接收外部设备数据。传统CPU外扩串口一般不会超过6个，实现数十路串口通信常用的方法是通过PCIE接口外接PCIE转UART的桥接芯片实现，由于串口数量多，需要的桥接芯片数量较多，使得电路成本、体积、功耗较大。终端监控设备的存储数据时，使用一份CPU备份数据可能会因为CPU故障导致数据丢失。
实用新型内容
本实用新型实施例的目的是提供一种多串口双备份数据存储处理系统，该系统不需要额外的接口芯片，且能够备份双份数据，避免单一CPU控制器宕机导致系统不能工作的情况。
为了实现上述目的，本实用新型实施例提供一种多串口双备份数据存储处理系统，所述处理系统包括：
EMMC存储器，用于数据存储；
ZYNQ控制器，与所述EMMC存储器连接，以运行系统接收数据并将数据写入到EMMC存储器中，所述ZYNQ控制器包括：
PL端，所述PL端与总UART串口连接，所述总UART串口包含多个UART串口，以接收外部数据；
PS端，所述PS端通过AXI总线与所述PL端连接，并且与所述EMMC存储器连接，以将接收的数据写入到EMMC存储器中；
FPGA控制器，通过所述总UART串口与所述PL端连接，以将接收的外部数据并传输至PL端，将PL端数据传输至外部。
可选的，所述ZYNQ控制器为两个，且分别与两个所述EMMC存储器连接，所述FPGA控制器通过所述总UART串口与两个所述ZYNQ控制器连接，以接收外部数据并备份至两个ZYNQ控制器。
可选的，所述总UART串口通过AXI总线分装为多个接收串口和发送串口。
可选的，每个所述接收串口和发送串口分装3路UART串口。
可选的，所述处理系统包括DDR内存，与所述PS端连接。
可选的，所述处理系统包括PYH芯片，与所述PS端连接且与网络变压器连接。
可选的，所述PS端外接RS串口。
可选的，所述处理系统包括两个PMW寄存器，分别与两个PL端连接，以分别根据两个PS端发出的信号向两个PL端发送信号。
可选的，所述处理系统包括QSPI FLASH端，与所述PS端连接。
可选的，所述FPGA控制器外接RS接收器和RS发送器，以接收和发送数据。
通过上述技术方案，本实用新型提供的一种多串口双备份数据存储处理系统通过设有EMMC存储器以存储数据ZYNQ控制器可以与EMMC存储器连接，以运行系统接收数据并将数据写入到EMMC存储器中。FPGA控制器可以通过总UART串口与ZYNQ控制器连接，以和ZYNQ控制器进行数据交互。该ZYNQ可以满足数十路UART接口的扩展，与FPGA控制器数据交互，不需要额外的接口芯片，节省了硬件成本，降低了电路功耗，减小了电路外形体积。
本实用新型实施例的其它特征和优点将在随后的具体实施方式部分予以详细说明。
附图说明
附图是用来提供对本实用新型实施例的进一步理解，并且构成说明书的一部分，与下面的具体实施方式一起用于解释本实用新型实施例，但并不构成对本实用新型实施例的限制。在附图中：
图1是根据本实用新型的一个实施方式的一种多串口双备份数据存储处理系统的连接框图。
附图标记说明
1、EMMC存储器 2、ZYNQ控制器
20、PL端 21、PS端
3、总UART串口 30、接收串口
31、发送串口 4、FPGA控制器
5、DDR内存 6、PYH芯片
7、RS232串口 8、PWM寄存器
9、QSPI FLASH端 10、RS422接收器
11、RS422发送器
具体实施方式
以下结合附图对本实用新型实施例的具体实施方式进行详细说明。应当理解的是，此处所描述的具体实施方式仅用于说明和解释本实用新型实施例，并不用于限制本实用新型实施例。
图1是根据本实用新型的一个实施方式的一种多串口双备份数据存储处理系统的连接框图。在本实用新型中，该处理系统可以包括：EMMC存储器1、ZYNQ控制器2和FPGA控制器4。该EMMC存储器1可以用于数据存储。该ZYNQ控制器2可以与EMMC存储器1连接，以运行系统接收数据并可以将接收的数据写入到EMMC存储器1中。该ZYNQ控制器2可以包括PL端20和PS端21。该PL端20可以与总UART串口3连接，该总UART串口3可以包含多个UART串口，从而可以接收外部的数据。该多个UART串口可以通过AXI总线进行封装为总UART串口3。该PS端21可以通过AXI总线与PL端20连接，并且可以与EMMC存储器1连接，从而可以运行系统将接收的数据写入到EMMC存储器1中。该PL端20部分的I/O管脚多，可以满足数十个UART串口的扩展，因此，不需要额外的接口芯片进行连接。该FPGA控制器4可以通过总UART串口3与PL端20连接，从而可以接收外部的数据，并且可以将数据传输至PL端20，也可以将PL端20的数据通过该FPGA控制器4传输至外部。
在本实用新型的一个实施方式中，如图1所示，该ZYNQ控制器2的数量可以是两个，该EMMC存储器1的数量也可以是两个，该两个ZYNQ控制器2可以分别与两个EMMC存储器1连接。该两个ZYNQ控制器2也可以通过总UART串口3与FPGA控制器4连接。该FPGA控制器4接收外部的数据后，可以将数据备份为两份，然后分别传输给两个ZYNQ控制器2。该两个ZYNQ控制器4的PS端21可以运行操作系统，操作系统通过文件系统可以很简便的实现对批量数据的存储记录。PS端21外接的EMMC存储器1可以用于存储串口接收的数据。因此，该两个EMMC存储器1均能存储数据，即使一个ZYNQ控制器4损坏，也能实现数据的有效保存和输送。
在本实用新型的一个实施方式中，如图1所示，该总UART串口3可以通过AXI总线分装为多个接收串口30和发送串口31。将总UART串口通过AXI总线分装为多个接收串口30和发送串口31可以避免AXI总线上UART数据的收发冲突。
在本实用新型的一个实施方式中，该接收串口30和发送串口31可以分装3路UART串口。
在本实用新型的一个实施方式中，如图1所示，该处理系统可以包括DDR内存5。该DDR内存5可以作为该PS端21的内存使用。
在本实用新型的一个实施方式中，如图1所示，该处理系统可以包括PYH芯片6。该PYH芯片6可以与PS端21连接，并且可以与网络变压器连接。该PYH芯片6连接网络变压器可以供ZYNQ控制器2做网络调试用。
在本实用新型的一个实施方式中，如图1所示，该PS段21可以外接RS232串口7。该RS232串口可以是调试串口，以供该ZYNQ控制器2做网络调试用。
在本实用新型的一个实施方式中，如图1所示，该处理系统可以包括两个PMW寄存器8。该两个PMW寄存器8可以分别与两个PL端20连接。从而可以分别根据两个PS端21发出的信号向两个PL端20发送信号。PS端21可以在不超过50ms的周期内向PMW寄存器8写入要求的固定值数据，然后该PMW寄存器8可以向PL端20发送信号，当PL端检测到信号可以向FPGA控制器4发送方波，当PL端20或者PS端的一部分发生故障，均不会给FPGA控制器4发送方波。该FPGA控制器4可以根据是否接收到方波判断ZYNQ控制器2是否发生故障，当一个ZYNQ控制器2发生故障时，FP[GA控制器4可以切换该ZYNQ控制器2的串口，使用另一个ZYNQ控制的串口，以避免系统数据的丢失。
在本实用新型的一个实施方式中，该处理系统可以包括QSPI FLASH端9。该QSPIFLASH端可以与PS端21连接，可以用于存储操作系统UBOOT、FSBL与操作系统镜像文件等。
在本实用新型的一个实施方式中，该FPGA控制器4可以外接RS422接收器10和RS422发送器211。该FPGA控制器4外接RS422接收器10可以用于接收外部数据。该FPGA控制器4外接RS42发送器11可以输送PL端20传输的数据。
通过上述技术方案，本实用新型提供的一种多串口双备份数据存储处理系统通过设有EMMC存储器以存储数据ZYNQ控制器可以与EMMC存储器连接，以运行系统接收数据并将数据写入到EMMC存储器中。FPGA控制器可以通过总UART串口与ZYNQ控制器连接，以和ZYNQ控制器进行数据交互。该ZYNQ可以满足数十路UART接口的扩展，与FPGA控制器数据交互，不需要额外的接口芯片，节省了硬件成本，降低了电路功耗，减小了电路外形体积。
还需要说明的是，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、商品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、商品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括要素的过程、方法、商品或者设备中还存在另外的相同要素。
以上仅为本申请的实施例而已，并不用于限制本申请。对于本领域技术人员来说，本申请可以有各种更改和变化。凡在本申请的精神和原理之内所作的任何修改、等同替换、改进等，均应包含在本申请的权利要求范围之内。
Claims (10)
1.一种多串口双备份数据存储处理系统，其特征在于，所述处理系统包括：
EMMC存储器(1)，用于数据存储；
ZYNQ控制器(2)，与所述EMMC存储器(1)连接，以运行系统接收数据并将数据写入到EMMC存储器(1)中，所述ZYNQ控制器(2)包括：
PL端(20)，所述PL端(20)与总UART串口(3)连接，所述总UART串口(3)包含多个UART串口，以接收外部数据；
PS端(21)，所述PS端(21)通过AXI总线与所述PL端(20)
连接，并且与所述EMMC存储器(1)连接，以将接收的数据写入到EMMC存储器(1)中；
FPGA控制器(4)，通过所述总UART串口(3)与所述PL端(20)连接，以将接收的外部数据并传输至PL端(20)，将PL端(20)数据传输至外部。
2.根据权利要求1所述的处理系统，其特征在于，所述ZYNQ控制器(2)为两个，且分别与两个所述EMMC存储器(1)连接，所述FPGA控制器(4)通过所述总UART串口(3)与两个所述ZYNQ控制器(2)连接，以接收外部数据并备份至两个ZYNQ控制器(2)。
3.根据权利要求1所述的处理系统，其特征在于，所述总UART串口(3)通过AXI总线分装为多个接收串口(30)和发送串口(31)。
4.根据权利要求3所述的处理系统，其特征在于，每个所述接收串口(30)和发送串口(31)分装3路UART串口。
5.根据权利要求1所述的处理系统，其特征在于，所述处理系统包括DDR内存(5)，与所述PS端(21)连接。
6.根据权利要求1所述的处理系统，其特征在于，所述处理系统包括PYH芯片(6)，与所述PS端(21)连接且与网络变压器连接。
7.根据权利要求1所述的处理系统，其特征在于，所述PS端(21)外接RS232串口(7)。
8.根据权利要求2所述的处理系统，其特征在于，所述处理系统包括两个PMW寄存器(8)，分别与两个PL端(20)连接，以分别根据两个PS端(21)发出的信号向两个PL端(20)发送信号。
9.根据权利要求1所述的处理系统，其特征在于，所述处理系统包括QSPIFLASH端(9)，与所述PS端(21)连接。
10.根据权利要求1所述的处理系统，其特征在于，所述FPGA控制器(4)外接RS422接收器(10)和RS422发送器(11)，以接收和发送数据。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202321807821.7U CN220419954U (zh) | 2023-07-10 | 2023-07-10 | 一种多串口双备份数据存储处理系统 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202321807821.7U CN220419954U (zh) | 2023-07-10 | 2023-07-10 | 一种多串口双备份数据存储处理系统 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN220419954U true CN220419954U (zh) | 2024-01-30 |
Family
ID=89660364
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202321807821.7U Active CN220419954U (zh) | 2023-07-10 | 2023-07-10 | 一种多串口双备份数据存储处理系统 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN220419954U (zh) |
-
2023
- 2023-07-10 CN CN202321807821.7U patent/CN220419954U/zh active Active
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0147046B1 (en) | Fault-tolerant communications controlller system | |
| CN100468378C (zh) | Spi设备通信电路 | |
| US7747804B2 (en) | Method and system for setting addresses for slave devices in data communication | |
| US5479618A (en) | I/O module with reduced isolation circuitry | |
| CN104050061A (zh) | 一种基于PCIe总线多主控板冗余备份系统 | |
| CN100478935C (zh) | Pcie通道扩展装置、系统及其配置方法 | |
| CN113075904A (zh) | 一种plc扩展系统、plc系统通信方法及存储介质 | |
| CN203608227U (zh) | 一种双向缓冲1553b/can总线协议转换器 | |
| CN202737901U (zh) | 一种1553b总线自动切换的系统 | |
| CN220419954U (zh) | 一种多串口双备份数据存储处理系统 | |
| CN203858630U (zh) | Pcie接口切换装置 | |
| CN110688263B (zh) | 基于fpga的硬盘自动切换装置的应用方法 | |
| CN104361652A (zh) | 一种列车网络控制及监控系统的数据记录装置 | |
| CN111858459B (zh) | 处理器及计算机 | |
| CN111679995B (zh) | 一种基于1553b总线的空间计算机嵌入式管理执行单元 | |
| CN109120143B (zh) | 一种控制上下电的方法、主控制器和系统 | |
| CN108153690B (zh) | 一种基于以太网和i2c双冗余总线的健康管理方法 | |
| CN216350933U (zh) | 一种宽频测量处理装置及监测系统 | |
| CN213210748U (zh) | Tvp-l2通用产品安全平台 | |
| CN210466096U (zh) | 一种Mini PCIe规格的1553B总线通讯板卡 | |
| CN216014243U (zh) | 双核心外设数字接口切换系统 | |
| CN112596369B (zh) | 一种多机冗余的无缝切换系统及其方法 | |
| CN220455831U (zh) | 一种通信转换卡及冗余通信装置 | |
| KR102433220B1 (ko) | PCIe 확장 시스템을 이용한 CPU 서버의 GPU 서버 구현 시스템 | |
| CN115766906B (zh) | 单硬件平台的多协议融合通信检测系统 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| GR01 | Patent grant | ||
| GR01 | Patent grant |