CN220358101U - 半导体结构 - Google Patents

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黄家恩
郑雅云
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Abstract

本实用新型实施例涉及具有背栅晶体管的存储器装置。本实用新型实施例提供一种半导体结构。所述半导体结构包含：互连结构，其放置在衬底上方且包含含有晶体管的存储器装置。所述晶体管包含：栅极区，其在所述互连结构的第一金属化层及第二金属化层中的至少一者中；控制层，其包含在所述栅极区上方的栅极电介质层或数据存储层中的一者；沟道层，其在所述控制层上方；及所述晶体管的两个源极/漏极区，其在所述沟道层上方所述栅极区的相对侧上。所述栅极区及所述沟道层中的至少一者具有彼此平行且垂直于所述栅极区的底表面的两个片段。

Description

半导体结构
技术领域
本实用新型实施例涉及具有背栅晶体管的存储器装置。
背景技术
在用于电子应用(包含无线电、电视、手机及个人运算装置作为实例)的集成电路中使用半导体存储器。半导体存储器包含两个主要类别。一个是易失性存储器；另一个是非易失性存储器。易失性存储器包含随机存取存储器(RAM)，其可进一步划分为两个子类别：静态随机存取存储器(SRAM)及动态随机存取存储器(DRAM)。SRAM及DRAM两者是易失性的，此是因为其在未被供电时将丢失其存储的信息。
另一方面，非易失性存储器可在断电后保持存储于其上的数据。非易失性存储器的实例可包含磁性随机存取存储器(MRAM)、铁电随机存取存储器(FeRAM)及电阻随机存取存储器(RRAM)。非易失性存储器的优点可包含其快速写入/读取速度及小的大小。
实用新型内容
本实用新型的实施例涉及一种半导体结构，其包括：互连结构，其放置于衬底上方且包括包含晶体管的存储器装置，其中所述晶体管包括：栅极区，其在所述互连结构的第一金属化层及第二金属化层中的至少一者中；控制层，其包含在所述栅极区上方的栅极电介质层或数据存储层中的一者；沟道层，其在所述控制层上方；及所述晶体管的两个源极/漏极区，其在所述沟道层上方在所述栅极区的相对侧上，其中所述栅极区及所述沟道层中的至少一者包括彼此平行且垂直于所述栅极区的底表面的两个片段。
附图说明
当结合附图阅读时从以下详细描述最佳理解本实用新型实施例的方面。应注意，根据行业中的标准实践，各种构件未按比例绘制。事实上，为了清楚论述起见，可任意增大或减小各种构件的尺寸。贯穿本实用新型实施例，跨不同图，相同数字表示相同构件。
图1是根据本公开的一些实施例的半导体装置的剖面图。
图2A到图2E是根据本公开的一些实施例的形成存储器装置的方法的中间阶段的透视图。
图3A到图3E是根据本公开的一些实施例的从对应图2A到图2E的剖面线AA获取的剖面图。
图4A到图4F是根据本公开的一些实施例的各种存储器装置的剖面图。
图5A到图5F是根据本公开的一些实施例的形成存储器装置的方法的中间阶段的透视图。
图6A到图6F是根据本公开的一些实施例的从对应图5A到图5E的剖面线BB获取的剖面图。
图7A到图7F是根据本公开的一些实施例的形成图5C及图6C中展示的半导体结构的方法的中间阶段的剖面图。
图8A到图8D是根据本公开的一些实施例的各种存储器装置的剖面图。
图8E是根据本公开的一些实施例的存储器装置的剖面图。
图9A到图9I是根据本公开的一些实施例的形成存储器装置的方法的中间阶段的透视图。
图10A到图10I是根据本公开的一些实施例的从对应图9A到图9I的剖面线CC获取的剖面图。
图11A到图11C是根据本公开的一些实施例的各种存储器装置的剖面图。
图12A到图12F是根据本公开的一些实施例的形成存储器装置的方法的中间阶段的透视图。
图13A到图13F是根据本公开的一些实施例的从对应图12A到图12F的剖面线DD获取的剖面图。
图14A到图14E是根据本公开的一些实施例的各种存储器装置的剖面图。
图15A到图15E是根据本公开的一些实施例的形成存储器装置的方法的中间阶段的剖面图。
图16A及图16B是根据本公开的一些实施例的各种存储器装置的剖面图。
图17A到图17J是根据本公开的一些实施例的形成存储器装置的方法的中间阶段的透视图。
图18A到图18D是根据本公开的一些实施例的形成图17I中展示的半导体结构的方法的中间阶段的平面图。
图19A到图19D是根据本公开的一些实施例的各种存储器装置的平面图。
具体实施方式
下列公开提供用于实施所提供主题的不同特征的许多不同实施例或实例。下文描述组件及布置的特定实例以简化本公开。当然，这些仅为实例且不希望限制。例如，在下文描述中的第一构件形成于第二构件上方或上可包含其中第一及第二构件经形成为直接接触的实施例，且也可包含其中额外构件可形成在第一与第二构件之间，使得第一及第二构件可不直接接触的实施例。另外，本公开可在各种实例中重复元件符号及/或字母。此重复是出于简单及清楚的目的，且本身不指示所论述的各个实施例及/或配置之间的关系。
此外，为便于描述，可在本文中使用例如“在…下面”、“在…下方”、“下”、“在…上方”、“上”及类似者的空间相对术语来描述一个元件或构件与另一(些)元件或构件的关系，如图中说明。空间相对术语希望涵盖除在图中描绘的定向以外的使用或操作中的装置的不同定向。设备可以其它方式定向(旋转90度或按其它定向)且本文中使用的空间相对描述词同样可相应地解释。
尽管阐述本公开的广泛范围的数值范围及参数是近似值，但在特定实例中阐释的数值尽可能精确地报告。但是，任何数值固有地含有不必要地来源于在相应测试测量中通常发现的偏差的某些误差。又，如本文中使用，术语“约”、“大体”或“大体上”通常意指在给定值或范围的10％、5％、1％或0.5％内。替代地，术语“约”、“大体”或“大体上”意指在通过所属领域的技术人员考虑时在均值的可接受标准误差内。除在操作/工作实例中外，或除非另外明确指定，否则数值范围、量、值及百分比(例如针对材料的数量、持续时间、温度、操作条件、量的比率及本文中公开的其的类似者的数值范围、量、值及百分比)的全部应被理解为在全部例子中由术语“约”、“大体”或“大体上”修饰。因此，除非相反指示，否则在本公开及所附权利要求书中阐述的数值参数是可视需要变动的近似值。每一数值参数至少应根据经报告有效数字的数量及通过应用普通舍入技术解释。范围可在本文中表达为从一个端点到另一端点或在两个端点之间。本文中公开的全部范围包含端点，除非另外指定。
本公开的实施例是一种具有背栅薄膜晶体管的存储器装置及一种形成存储器装置的方法。现代半导体装置(例如，存储器装置)被制造为具有更高密度及更多功能性。存储器的薄膜晶体管可使用后段(BEOL)工艺形成于互连结构中以进一步减小装置占据面积。但是，不断减小的装置大小可引起装置性能劣化。例如，给定晶体管的经减小有源区，短沟道效应(SCE)可发生于相对短沟道区中。因此，经减小装置大小的优点可由来源于SCE的不利影响损及。为了解决上文提及的问题，本公开提出其中有效沟道长度可在垂直方向上增加的存储器装置。通过有效沟道长度的帮助，可改进存储器装置中的晶体管的整体性能，同时可使装置面积保持在所要大小内以实现更高装置密度。
图1是根据本公开的一些实施例的半导体结构10的剖面图。半导体结构10包含逻辑区10L及存储器区10M。存储器装置(例如，快闪存储器)形成于存储器区10M中且逻辑设备(例如，逻辑电路)形成于逻辑区10L中。例如，存储器阵列30可形成于存储器区10M中，且行解码器(未单独展示)及列解码器(未单独展示)可形成于逻辑区10L中。存储器区10M可放置于逻辑区10L的边缘处，或逻辑区10L可包围存储器区10M。
逻辑区10L及存储器区10M形成于同一半导体衬底12上方。半导体衬底12可为掺杂或无掺杂的硅或绝缘体上半导体(SOI)衬底的有源层。半导体衬底12可包含其它半导体材料，例如锗；化合物半导体，包含碳化硅、砷化镓、磷化镓、氮化镓、磷化铟、砷化铟及/或锑化铟；合金半导体，包含SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP及/或GaInAsP；或其组合。也可使用其它衬底，例如多层或梯度衬底。
半导体装置14形成于逻辑区10L及/或存储器区10M中的半导体衬底12的有源表面上。半导体装置14可为有源装置或无源装置。例如，电组件可为通过任何适合形成方法形成的晶体管、二极管、电容器、电阻器或类似者。半导体装置14经互连以形成半导体结构10的存储器装置及逻辑设备。
一或多个层间电介质(ILD)层16形成于半导体衬底12上，且导电构件，例如接点插塞18经形成电连接到半导体装置14。ILD层16可由任何适合电介质材料形成，例如：氧化物，例如氧化硅、磷硅玻璃(PSG)、硼硅玻璃(BSG)、掺硼磷硅玻璃(BPSG)或类似者；氮化物，例如氮化硅；或类似者。ILD层16可通过任何可接受沉积工艺形成，例如旋涂、物理气相沉积(PVD)、化学气相沉积(CVD)、类似者或其组合。ILD层16中的导电特征可通过任何适合工艺形成，例如沉积、镶嵌(例如，单镶嵌、双镶嵌等)、类似者或其组合。
互连结构20形成于半导体衬底12上方。互连结构20将半导体装置14互连以在逻辑区10L及存储器区10M中的每一者中形成集成电路。互连结构20包含多个金属化层M1到M5。虽然说明五个金属化层，但应了解，可包含更多或更少金属化层。金属化层M1到M5中的每一者包含电介质层中的金属化图案。金属化图案连接到半导体衬底12的半导体装置14且分别包含形成于一或多个金属间电介质(IMD)层中的导电线L1到L5及导电通路V1到V5。互连结构20可通过镶嵌工艺形成，例如单镶嵌工艺、双镶嵌工艺或类似者。在一些实施例中，接点插塞18也是金属化图案的部分，例如导电通路V1的最下层的部分。
在所描绘实施例中，存储器阵列30形成于互连结构20中。存储器阵列30可形成于金属化层M1到M5的任何者中，且被说明为形成于中间金属化层M3到M4中，虽然其也可形成于下金属化层M1到M3或上金属化层(例如，金属化层M5)中。存储器阵列30电连接到半导体装置14。例如，上覆于存储器阵列30的金属化层可含有到存储器阵列30的金属化层M5中的示范性导电线154及158的布线结构。类似地，下伏于存储器阵列30的金属化层(例如，金属化层M2)可含有到存储器阵列30的字线104的互连件。
在一些实施例中，可通过首先形成下伏于存储器阵列30的层(例如，金属化层M1到M2)而形成互连结构20。可接着在金属化层M3上形成存储器阵列30，其中衬底102是金属化层M3的IMD层上的蚀刻停止层。在形成存储器阵列30后，可例如通过沉积并平坦化用于金属化层M4的IMD层且接着形成金属线L4及金属通路V4而形成金属化层M4的剩余部分。可在金属化层M5中重复导电通路152、156及导电线154、158的形成工艺。可接着形成上覆于存储器阵列30的层。在一些实施例中，存储器阵列30经配置为金属化层M4及金属化层M3的衬底102中的铁电随机存取存储器(FeRAM)阵列、铁电场效晶体管(FeFET)阵列、铁电穿隧结(FTJ)阵列、磁性RAM(MRAM)阵列或电阻性RAM(RAM)阵列。
存储器阵列30可包含以阵列布置的多个存储器单元，其中每一存储器单元经配置为用于写入或读取操作的基本数据存储单元。典型存储器单元的写入或读取操作可通过三个端子(例如，字线、源极线及位线)控制，如上文论述。在一些实施例中，存储器阵列30的存储器单元被构造为薄膜晶体管结构，其中字线104、源极线144及位线146分别电耦合到栅极端子、源极端子及漏极端子(源极端子及漏极端子在本文中分别被统称为源极/漏极区)。在一些实施例中，存储器阵列的栅极端子、源极端子及漏极端子在本文中也分别被称为(局部)字线、(局部)源极线及(局部)位线。如随后将更详细论述，栅极端子形成于半导体结构10的下金属化层中，而源极端子或漏极端子形成于上金属化层中。因而，可与栅极区一起形成的存储器单元的栅极端子在本文中也可被称为背栅。因而，包含背栅作为栅极端子的薄膜晶体管在本文中被称为背栅晶体管，其中字线104用作晶体管的栅极区。
图2A到图2E是根据本公开的一些实施例的形成存储器装置200的方法的中间阶段的透视图。图3A到图3E是根据公开的一些实施例的从对应图2A到图2E的剖面线AA获取的存储器装置200的剖面图。在一些实施例中，存储器装置200代表图1中展示的存储器阵列30的一或多个存储器单元。剖面图3A到3E说明存储器阵列30的示范性存储器单元。在一些实施例中，存储器装置200是RRAM、FeRAM、FeFET、FTJ、单晶体管单电容器(1T1C)动态RAM(DRAM)、MRAM或其它适合存储器装置。如随后将论述，每一存储器单元由控制晶体管及数据存储单元构成，其中控制晶体管用于通过栅极区及源极/漏极区上的适当偏压电压控制存储器单元的读取或写入操作。替代地，每一存储器单元由组合晶体管型数据存储单元构成，其中控制晶体管的栅极电介质层由数据存储层替换。
参考图2A及图3A，在底部金属化层(例如，图1中展示的金属化层M3)中形成衬底102。衬底102可由电介质材料形成，例如，氮化硅、氧化硅、氮氧化硅或形成为底部金属化层的IMD材料的其它适合电介质材料。衬底102可使用化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)、旋涂或其它适合沉积方法形成。例如，使用光刻及蚀刻操作图案化衬底102以形成沟槽(未单独展示)。蚀刻操作可使用干式蚀刻、湿式蚀刻、反应性离子蚀刻(RIE)或类似者执行。使用导电材料填充沟槽以形成字线104。字线104的导电材料可包含经掺杂多晶硅、钽、氮化钽、钛、氮化钛、钨、铝或其它适合材料。每一字线104也被称为存储器装置200中的每一存储器单元的控制晶体管200T的栅极区。
在衬底102驻留于其中的底部金属化层上方形成中间金属化层。在一些实施例中，在衬底102及字线104上方形成隔离层106。隔离层106形成为电介质层，且可包含电介质材料，例如氮化硅、氧化硅、氮氧化硅或其它适合电介质材料。在一些实施例中，衬底102及隔离层106包含不同材料且相对于蚀刻剂彼此具选择性。图案化隔离层106以形成沟槽T1。相应地曝光字线104的部分。沟槽T1可具有大于字线104的宽度W1的宽度W2。隔离层106的图案化包含光刻及蚀刻操作。蚀刻操作可使用干式蚀刻、湿式蚀刻、RIE或类似者执行。
参考图2B及图3B，在沟槽T1中沉积导电层132。导电层132可沉积在每一沟槽T1的底表面及侧壁上。导电层132的材料可类似于字线104，例如，经掺杂多晶硅、钽、氮化钽、钛、氮化钛、钨、铝，或可与字线104不同，例如，包含功函数调整金属。在一些实施例中，功函数调整金属包含Ti、Ag、Al、TiAl、TiAlN、TiAlC、TaC、TaCN、TaSiN、TaAlC、Mn、Zr、TiN、WN、TaN、Ru、Co、其组合或类似者。在一些实施例中，导电层132被称为字线104或栅极区的部分。
在沟槽T1中在导电层132上方沉积栅极电介质层134。栅极电介质层134可包含氮化硅、氧化硅、氧氮化硅、氧化铝或高介电系数材料，例如二氧化锆(ZrO2)、氧化铝(Al2O3)、氧化铪(HfOx)、硅酸铪(HfSiOx)、钛酸锆(ZrTiOx)、氧化钽(TaOx)或类似者。
在沟槽T1中在栅极电介质层134上方沉积沟道层136。沟道层136经配置为存储器装置200的控制晶体管的沟道且可包含氧化物半导体材料，例如，IGZO、ZnO、In2O3、SnO2、NiO、Cu2O、CuAlO2、CuGaO2、CuInO2、SrCu2O2、SnO或其它适合材料。在一些实施例中，沟道层136掺杂有N型掺杂物(例如，砷及磷)，或P型掺杂物(例如，硼)。
导电层132、栅极电介质层134及沟道层136可使用CVD、ALD或其它适合沉积方法以具有大体上相等厚度的保形方式形成于沟槽T1的底表面及侧壁上。在一些实施例中，栅极电介质层134及沟道层136分别被称为存储器装置200中的每一存储器单元的控制晶体管200T的栅极电介质层及沟道。
在沟槽T1中沉积另一隔离区142以填充沟槽T1。隔离区142的材料及形成方法可类似于隔离层106或衬底102的材料及形成方法。在一些实施例中，执行平坦化操作(例如，化学机械抛光(CMP))以移除隔离区142的过量材料且使隔离层106的表面与隔离区142、导电层132、栅极电介质层134及沟道层136齐平。相应地曝光导电层132、栅极电介质层134及沟道层136的部分。
参考图2C及图3C，例如，使用光刻及蚀刻操作图案化隔离区142以形成沟槽(未单独展示)。蚀刻操作可使用干式蚀刻、湿式蚀刻、(RIE)或类似者执行。使用导电材料填充沟槽以形成源极线144。源极线144的导电材料可包含经掺杂多晶硅、钽、氮化钽、钛、氮化钛、钨、铝、钴、铜、钌或其它适合材料。在一些实施例中，执行平坦化操作(例如，CMP)以移除源极线144的过量材料且使隔离区142的表面与源极线144齐平。每一源极线144也被称为控制晶体管200T的源极/漏极区中的一者。
参考图2D及图3D，例如，使用光刻及蚀刻操作来进一步图案化隔离区142以形成沟槽(未单独展示)。蚀刻操作可使用干式蚀刻、湿式蚀刻、(RIE)或类似者来执行。使用存储器单元的数据存储单元200M(例如，RRAM、FeRAM或FTJ)来填充沟槽。数据存储单元200M可包含导电层242、数据存储层244，及位线146。导电层242可包含铂、铝、铜、钛、氮化钛、金、钽、氮化钽、钨、氮化钨、铜，或其组合。位线146的材料可类似于源极线133，例如，经掺杂多晶硅、钽、氮化钽、钛、氮化钛、钨、铝、钴、铜、钌，或其它适合材料。导电层242及位线146可分别被称为数据存储单元200M的底部电极及顶部电极。
数据存储层244经配置以存储数据，如存储器装置200的数据。在一些实施例中，数据存储层244是RRAM中的电阻可变层。电阻可变层具有能够通过施加电压而在高电阻状态与低电阻状态(或导电)之间切换的电阻率。在每一个实施例中，电阻可变层包含电介质材料中的至少一者，包括高介电系数材料层、二元金属氧化物，及过渡金属氧化物。在一些实施例中，电阻可变层包含氧化镍、氧化钛、氧化铪、氧化锆、氧化锌、氧化钨、氧化铝、氧化钽、氧化钼，或氧化铜。电阻可变层的可能形成方法包含脉冲激光沉积(PLD)或ALD，例如使用含有锆及氧的前躯体的ALD
在一些实施例中，数据存储层244是用于FeFET、FeRAM或FTJ的铁电层。铁电层可包含铁电材料，例如具有不同百分比的掺杂物的氧化铪(Hf)。掺杂物可包含半导体材料，例如硅(Si)，或金属材料，例如锆(Zr)、钆(Gd)、铝(Al)、钇(Y)、锶(Sr)、镧(La)，或类似者。
在一些实施例中，数据存储层244是用于MRAM存储器装置的复合磁性穿隧结(MTJ)结构。MTJ可包含铁磁层、MTJ间隔件及罩盖层。罩盖层是形成于铁磁层上。每一铁磁层可包含铁磁材料，其可为金属或金属合金，例如，Fe、Co、Ni、CoFeB、FeB、CoFe、FePt、FePd、CoPt、CoPd、CoNi、TbFeCo、CrNi，或类似者。MTJ间隔件可包含非铁磁金属，例如，Ag、Au、Cu、Ta、W、Mn、Pt、Pd、V、Cr、Nb、Mo、Tc、Ru，或类似者。在一些实施例中，MTJ结构包含多层结构，例如，用作固定层及自由层的铁磁层、介于固定层与自由层之间的势垒层，及晶种层。
在一些实施例中，执行平坦化操作(例如，CMP)以移除导电层242、数据存储层244及位线146的过量材料且使隔离区142的表面与导电层242、数据存储层244及位线146齐平。每一位线146也被称为控制晶体管200T的源极/漏极区中的一者。
在所描绘实施例中，数据存储单元200M布置于位线146的侧上。但是，本公开不限于此实施例，且数据存储单元200M可替代地布置于源极线144的侧上。
参考图2E及图3E，形成导电通路152、156及导电线154、158以电连接到源极线144及位线146。导电通路152、156及导电线154、158由导电材料形成，例如钽、氮化钽、钛、氮化钛、钨、铝、钴、铜或其它适合材料。在一些实施例中，导电通路152、156可形成于逻辑区10L的导电通路V5的上部分的相同水平处，而导电线154、158可形成于逻辑区10L的导电线L5的相同水平处。导电通路152、156及V5可使用单个形成操作形成，且导电线154、158及L5可使用单个形成操作形成。
参考图3C，沟道层136在隔离层106中以保形方式形成于沟槽T1中。在一些实施例中，沟道层136具有U形状或由彼此连接且在不同方向上延伸的多个片段形成。例如，沟道层136可包含在栅极电介质层134上方水平延伸的第一片段136A及连接到第一片段136A且在隔离层106中垂直延伸的两个第二片段136B。在一些实施例中，垂直延伸片段(例如，第二片段136B)彼此平行。在一些实施例中，垂直延伸的第二片段136B垂直于水平延伸的第一片段136A，或垂直于字线104的底表面104S。
由于导电层132与栅极电介质层134是以类似于沟道层136的保形方式形成，所以导电层132与栅极电介质层134也具有U形状且由经连接片段以类似于沟道层136的配置形成。在一些实施例中，参考图3C及图3D，从俯视图视角(未单独展示)，导电层132的垂直片段横向包围栅极电介质层134的垂直片段、沟道层136的垂直片段136B以及源极线144及位线146的外侧壁。在一些实施例中，从俯视图视角，栅极电介质层134的垂直片段横向包围沟道层136的垂直片段136B以及源极线144及位线146的外侧壁。在一些实施例中，从俯视图视角，沟道层136的垂直片段横向包围源极线144及位线146的外侧壁。
基于前文，图2A到图2E及图3A到图3E中展示的实施例提供优点。用作栅极区的字线104经配置以接收偏压电压以与施加到用作源极/漏极区的源极线144及位线146的偏压电压一起控制沟道层136中的电流。由于沟道层136在源极线144与位线146之间的有效沟道长度归因于装置大小减小而相对短，所以可发生短沟道效应。此外，单独增加字线104的宽度以用于增强对沟道层136的控制也可增加字线104与源极线144或位线146之间的电容，借此降低装置速度。相比之下，经提出导电层132包含从沟道层136的垂直片段的外侧壁沿着沟槽T1的侧壁的垂直片段。因此，导电层132及字线104可经由源极线144与位线146之间的第一片段136A及第二片段136B帮助更佳控制沟道层136跨沟道层136的整个长度的表面电势。可增加存储器装置200的有效沟道长度而不牺牲太多装置面积。因此，可改进存储器阵列30的装置密度及性能。
图4A到图4E是根据本公开的一些实施例的各种存储器装置201A到201E的剖面图。存储器装置201A到201E类似于存储器装置200，且为了简洁起见，在本文中省略这些类似特征。存储器装置201A到201E与存储器装置200不同之处主要在于从剖面图的字线104的结构。存储器装置200的字线104具有在垂直方向上与源极线144及位线146重叠的至少一部分，且字线104的侧壁大体上垂直及平行。相比之下，参考图4A，字线104-1的线宽具有垂直侧壁及从剖面图小于字线104的线宽。此可进一步减小字线104-1与源极线144或位线146之间的耦合电容，且进一步改进装置速度。可通过导电层132的帮助维持字线104的控制能力。参考图4B到图4D，对应字线104-2到104-4包含不同侧壁配置。例如，相较于字线104，字线104-2到104-3可在其上表面处具有大体上相等宽度，但在其中间部分或下部分中具有减小的线宽。例如，字线104-2从字线104-2的上表面渐缩到下表面，字线104-3从字线104-3的上表面渐缩到中间部分且从字线104-3的中间部分向下到底表面具有平行侧壁，而字线104-4从字线104-4的中间部分渐缩到底表面且从字线104-4的中间部分向上到上表面具有平行侧壁。字线104-2到104-4的变体可以相同覆盖面积维持对沟道层136的控制能力，同时通过减小字线104-2到104-4的体积而减小耦合电容。可改进存储器装置200的性能。
图4E是根据本公开的一些实施例的存储器装置201E的剖面图。在一些实施例中，存储器装置201E是FeFET存储器装置，且存储器装置201E中不存在由导电层242、数据存储层244形成的数据存储单元。当存储器装置201E经配置为FeFET时，非铁电栅极电介质层134由FeFET的数据存储层184替换。数据存储层184的铁电材料可类似于用于数据存储层244中的铁电材料。
图4F是根据本公开的一些实施例的存储器装置201F的剖面图。在一些实施例中，存储器装置201F是由控制晶体管200T及数据存储单元200M构成的动态RAM(DRAM)存储器装置。在一些实施例中，数据存储单元200M包含形成于控制晶体管200T上方上覆金属化层(例如，M5)的IMD层202中的电容器以建构1T1C DRAM。在一些实施例中，数据存储单元200M包含第一导电层204、第二导电层206及介于导电层204与206之间以将第一导电层204与第二导电层206电绝缘的绝缘层208。
通过本公开，布置于字线104与沟道层136之间的栅极电介质层134或数据存储层184在本文中被统称为控制层134/184，且控制层134/184的材料取决于其是否是栅极电介质层134或数据存储层184而确定。
图5A到图5F是根据本公开的一些实施例的形成存储器装置500的方法的中间阶段的透视图。图6A到图6F是根据本公开的一些实施例的从对应图5A到图5E的剖面线BB获取的存储器装置500的剖面图。存储器装置500类似于存储器装置200及201A到201E，且为了简洁起见在本文中未重复这些类似特征。
参考图5A及图6A，在底部金属化层(例如，图1中展示的金属化层M3)中形成衬底102。例如，使用光刻及蚀刻操作图案化衬底102以形成沟槽(未单独展示)。使用导电材料填充沟槽以形成字线104。
参考图5B及图6B，在衬底102驻留于其中的底部金属化层上方形成中间金属化层。在一些实施例中，在衬底102及字线104上方依序形成隔离层106、112、116及122。隔离层106、112、116及122形成为电介质层，且可包含电介质材料，例如氮化硅、氧化硅、氮氧化硅或其它适合电介质材料。在一些实施例中，隔离层106及116被称为蚀刻停止层，而隔离层112、122被称为IMD层的部分。因此，隔离层106及116的材料通常使用不同于隔离层112、122及衬底102的材料形成。
参考图5C及图6C，穿过隔离层122、蚀刻停止层116、隔离层122及蚀刻停止层106执行包含蚀刻操作的图案化操作以形成沟槽T2。字线104在图案化操作期间曝光。沟槽T2的宽度可大体上等于字线104的宽度。图7A到图7F是根据本公开的一些实施例的形成图5C及图6C中展示的沟槽T2的中间阶段的剖面图。
参考图7A，在隔离层122上方形成第一掩模层162。第一掩模层162可包含硬掩模层，例如，氮化硅或光致抗蚀剂。第一掩模层162是使用(例如)CVD、ALD、旋涂、其它适合方法沉积。接着图案化第一掩模层162以包含一开口T21，其宽度大体上等于下伏字线104的宽度W1。
参考图7B，使用蚀刻操作以第一掩模层162用作蚀刻掩模图案化隔离层122。蚀刻操作可包含干式蚀刻、湿式蚀刻、RIE或类似者。蚀刻贯穿隔离层122且在蚀刻停止层116上停止以形成沟槽T22。在图案化隔离层122后，移除或剥离第一掩模层162。
参考图7C，在隔离层122上方沉积第二掩模层164且填充沟槽T22。第二掩模层164可包含硬掩模层，例如，氮化硅或光致抗蚀剂。第二掩模层164是使用(例如)CVD、ALD、旋涂、其它适合方法沉积。在第二掩模层164上方沉积第三掩模层166。第三掩模层166可包含硬掩模层(例如，氮化硅或光致抗蚀剂)，且包含不同于第二掩模层164的材料。接着图案化第三掩模层166以包含具有大于宽度W1的宽度W2的开口T23。
参考图7D，使用蚀刻操作以第三掩模层166用作蚀刻掩模图案化第二掩模层164。蚀刻操作可包含干式蚀刻、湿式蚀刻、RIE或类似者。通过蚀刻操作，蚀刻第二掩模层164的未由第三掩模层166覆盖的材料。相应地曝光原始经填充沟槽T22。在一些实施例中，蚀刻操作移除隔离层122的厚度。蚀刻贯穿隔离层122且在蚀刻停止层116上停止以形成沟槽T24。
参考图7E，以第三掩模层166及隔离层122用作蚀刻掩模进一步向下蚀刻沟槽T24。蚀刻操作可包含干式蚀刻、湿式蚀刻、RIE或类似者。通过蚀刻，移除隔离层122的更多厚度。另外，移除蚀刻停止层116的未由隔离层122覆盖的部分，借此曝光隔离层112。因此，形成沟槽T25。
参考图7F，以第三掩模层166及蚀刻停止层106、116用作蚀刻掩模进一步向下蚀刻沟槽T25。蚀刻操作可包含干式蚀刻、湿式蚀刻、RIE或类似者。通过蚀刻，移除隔离层122的未由第三掩模层166覆盖的整个厚度。另外，移除隔离层112的未由蚀刻停止层116覆盖的部分，借此曝光蚀刻停止层106。因此，形成沟槽T26。
随后，参考图7F以及图5C及图6C，移除或蚀刻第三掩模层166、第二掩模层164及未由隔离层112覆盖的蚀刻停止层106以形成沟槽T2。字线104的上表面的至少部分通过沟槽T2曝光。
参考图5D及图6D，在沟槽T2中依序形成导电层132、栅极电介质层134及隔离区142。导电层132、栅极电介质层134及隔离区142的材料、配置及形成方法类似于参考图2B及图3B描述的材料、配置及形成方法。如图5D及图6D中展示般形成的晶体管500T可经配置为DRAM型存储器装置中的控制晶体管，其中数据存储单元(未单独展示)(例如，电容器)在控制晶体管500T上方且电耦合到控制晶体管500T。在一些实施例中，栅极电介质层134由数据存储层184的铁电层(例如，类似于图4E中描述的铁电层)替换，且因此，控制晶体管500T经配置为FeFET。
在一些实施例中，如图5D及6D中展示般形成的晶体管500T可经配置为FeRAM型存储器装置，其中栅极电介质层134以类似于图4E中展示的FeFET存储器装置201E的数据存储层184的方式由数据存储层184替换。
图5E及图6E说明源极线144及位线146在隔离区142中的形成。此外，图5F及图6F说明导电通路152、156及导电线154、158在存储器装置500上方的形成。前述源极线144、位线146、导电通路152、156及导电线154、158的材料、配置及形成方法类似于参考图2D到图2E及图3D到图3E描述的材料、配置及形成方法。在图5E及图6E中形成的控制晶体管500T可用于FeRAM、FeFET、DRAM、RRAM或其它适合存储器装置类型中。
参考图6F，沟道层136跨隔离层112、116及122以保形方式形成于沟槽T2中。在一些实施例中，沟道层136具有阶梯形状或由彼此连接且在不同方向上延伸的多个片段形成。例如，沟道层136可包含在栅极电介质层134上方水平延伸的第一片段136A、连接到第一片段136A且在隔离层112中垂直延伸的两个第二片段136B、连接到对应第二片段136B且在隔离层122中水平延伸的两个第三片段136C及连接到对应第三片段136C且在隔离层122中垂直延伸的两个第四片段136D。
在一些实施例中，水平延伸片段(例如，第一片段136A及第三片段136C)彼此平行，而垂直延伸片段(例如，第二片段136B及第四片段136D)彼此平行。
由于导电层132与栅极电介质层134/数据存储层184是以类似于沟道层136的保形方式形成，所以导电层132与栅极电介质层134/数据存储层184也可具有阶梯形状且由经连接片段以类似于沟道层136的配置形成。
如先前论述，归因于延伸片段136B到136D的设计，沟道层136在垂直方向上的长度增加，且因此可仅以装置面积的轻微增加消除短沟道效应。此外，导电层132具有经连接片段，所述经连接片段沿着沟道层136延伸的方向延伸且横向包围沟道层136的垂直片段136B、136D的外侧。可改进控制晶体管500T的沟道控制性能而不增加字线104与源极线144或位线146之间的耦合电容。可相应地增强装置速度。
图8A到图8D是根据本公开的一些实施例的各种存储器装置501A到501D的剖面图。存储器装置501A到501D类似于存储器装置500，且为了简洁起见，在本文中省略这些类似特征。存储器装置501A及501B与存储器装置500不同之处主要在于从剖面图的沟槽T2的配置及形状。因此，随后形成的导电层132、栅极电介质层134及沟道层136以根据沟槽T2的不同形状形成。沟槽T2的渐缩侧壁可有助于随后沉积层的沉积性能或有效长度。参考图8A，在存储器装置501A中，片段136B及136D是倾斜而非垂直的。在一些实施例中，片段136B及136D处的沟道层的侧壁从沟道层136的顶表面附近的位置渐缩到沟道层136的底表面附近的位置。参考图8B，在存储器装置501B中，仅一对片段(例如，第二片段136B)是倾斜的，而另一对片段(例如，第四片段136D)形成为垂直的。
存储器装置501C及501D与存储器装置500不同之处主要在于从剖面图的字线104的配置及形状。参考图8C及8D，存储器装置501C的字线104-5或存储器装置501D的字线104-6具有延伸超出导电层132的底表面的宽度且在垂直方向上与沟道层136重叠的至少一部分。在一些实施例中，字线104-5包含从字线104-5的顶表面渐缩到字线104-5的底表面的倾斜侧壁。在一些实施例中，字线104-6的侧壁大体上垂直且平行，且横向包围导电层132、栅极电介质层134或沟道层136的底部分的侧壁。字线104-5的延伸部分与源极线144或位线146之间的距离可进一步减小字线104-5与源极线144或位线146之间的耦合电容且进一步改进装置速度。可通过导电层132的帮助维持字线104的控制能力。字线104-5及104-6的变体可寻求对沟道层136的控制能力与由字线104-5或104-6引发的低耦合电容之间的更佳平衡。可改进存储器装置500的性能。
图8E是根据本公开的一些实施例的存储器装置501E的剖面图。在一些实施例中，存储器装置501E包含控制晶体管500T及存储器单元500M，其中存储器单元500M类似于数据存储单元200M，且包含导电层242及数据存储层244。因此，存储器单元500M可用于FeFRAM、FTJ、RRAM、MRAM或其它适合存储器装置类型中。
图9A到图9I是根据本公开的一些实施例的形成存储器装置900的方法的中间阶段的透视图。图10A到图10I是根据本公开的一些实施例的从对应图9A到9I的剖面线CC获取的存储器装置900的剖面图。存储器装置900类似于存储器装置200或500，且为了简洁起见在本文中未重复这些类似特征。
参考图9A及图10A，在底部金属化层(例如，图1中展示的金属化层M3)中形成衬底102。例如，使用光刻及蚀刻操作图案化衬底102以形成沟槽(未单独展示)。使用导电材料填充沟槽以形成字线104。
参考图9B及图10B，在衬底102驻留于其中的底部金属化层上方形成中间金属化层。在一些实施例中，在衬底102及字线104上方形成隔离层106。参考图9C及图10C，穿过隔离器106执行包含蚀刻操作的图案化操作以形成沟槽T3。字线104在图案化操作期间曝光。沟槽T3的宽度可小于或大体上等于字线104的宽度。
参考图9D及图10D，在沟槽T3中依序形成导电层132、栅极电介质层134及隔离区141。导电层132、栅极电介质层134及隔离区141的材料、配置及形成方法类似于参考图2B及图3B描述的导电层132、栅极电介质层134及隔离区142。
参考图9E及图10E，对沟道层136执行图案化操作以将存储器装置900分成不同存储器群组，其中每一存储器群组包含共享同一沟道层136的一或多个存储器单元。例如，图9E说明将存储器装置900的沟道层分区成四个群组，其中沟渠曝光下伏栅极电介质层134，且每一群组对应于两个字线104。可使用光刻及蚀刻操作执行图案化操作。在一些实施例中，如图10E中展示的存储器群组包含具有用于相应控制晶体管900T及901T的字线104的两个存储器单元。
参考图9F及图10F，在沟道层136及隔离层141上方沉积隔离材料以形成隔离层142。隔离层142可包含与隔离层141类似的材料。在一些实施例中，隔离层142填充沟渠且覆盖栅极电介质层134。
图9G及图10G说明源极线144在隔离区142中的形成。源极线144形成在沟道层136上方字线104的对之间。源极线144的材料、配置及形成方法类似于参考图2C及图3C描述的材料、配置及形成方法。
图9H及图10H说明与控制晶体管900T及901T相关联的数据存储单元900M及901M在隔离区142中的形成。数据存储单元900M及901M中的每一者是形成于源极线144的两侧上，且是形成于两个字线104的外侧上。数据存储单元900M或901M可包含经形成于沟道层136上方的导电层242、数据存储层244，及位线146(例如，位线146A或146B)。数据存储单元900M或901M的材料、配置及形成方法类似于数据存储单元200M或500M。
图9I及图10I说明用于电连接到源极线144及位线146的导电通路及导电线的形成。例如，导电通路152及导电线154经电连接到位线146A。虽然由图9I的其它构件遮挡，但所属领域的技术人员应了解，存储器装置900包含将导电线158、254分别电连接到源极线144及位线146B的额外两个导电通路。前述导电通路及导电线的材料、配置及形成方法类似于参考图2D到图2E及图3D到图3E描述的材料、配置及形成方法。控制晶体管900T及901T共享源极线144，且因此，可进一步节省存储器装置900的装置面积。
参考图10D，沟道层136是在隔离层106中以保形方式形成于沟槽T3中。在一些实施例中，沟道层136具有阶梯形状或由彼此连接且在不同方向上延伸的多个片段形成。例如，沟道层136可包含在栅极电介质层134上方水平延伸的第一片段136A、经连接到第一片段136A且在隔离层106中垂直延伸的两个第二片段136B、经连接到对应第二片段136B且在隔离层122中水平延伸的两个第三片段136C、经连接到对应第三片段136C且在隔离层106中垂直延伸的两个第四片段136D，及经连接到对应第四片段136D且在隔离层106上方水平延伸的两个第五片段136E。
在一些实施例中，水平延伸片段(例如，第一片段136A、第三片段136C及第五片段136E)彼此平行，而垂直延伸片段(例如，第二片段136B及第四片段136D)彼此平行。
由于导电层132与栅极电介质层134/数据存储层184是以类似于沟道层136的保形方式形成，所以导电层132与栅极电介质层134/数据存储层184也可具有阶梯形状且由经连接片段以类似于沟道层136的配置形成。
如先前论述，归因于延伸片段136B到136E的设计，沟道层136在水平及垂直方向上的长度增加，且因此可仅以装置面积的轻微增加消除短沟道效应。可改进控制晶体管900T或901T的沟道控制性能而不增加字线104与源极线144或位线146之间的耦合电容。可相应地增强装置速度。
图11A到图11C是根据本公开的一些实施例的各种存储器装置901A到901C的剖面图。存储器装置901A到901C类似于存储器装置900，且为了简洁起见，在本文中省略这些类似特征。存储器装置901A及901B与存储器装置900不同之处主要在于从剖面图的沟槽T3的配置及形状。因此，随后形成的导电层132、栅极电介质层134及沟道层136以根据沟槽T3的不同形状形成。参考图11A，在存储器装置901A中，片段136B或136D包含彼此连接的两个或更多个子片段，其中子片段在不同方向上延伸。例如，片段136B或136D中的每一者具有垂直延伸的上子片段及朝向字线104渐缩的下子片段。参考图11B，片段136B或136D是弯曲而非笔直的。片段136B或136D的不同形状可有助于沟道层136的沉积性能或有效长度。
存储器装置901C与存储器装置900不同之处主要在于从剖面图的字线104的配置及形状。参考图11C，存储器装置901C的字线104-7具有延伸超出相应片段136C的底表面的宽度且在垂直方向上与沟道层136重叠的至少一部分。字线104-7中展示的变体可寻求对沟道层136的控制能力与由字线104-7引发的低耦合电容之间的更佳平衡。可改进存储器装置900的性能。
图12A到图12F是根据本公开的一些实施例的形成存储器装置1200的方法的中间阶段的透视图。图13A到图13F是根据本公开的一些实施例的从对应图12A到图12F的剖面线DD获取的剖面图。存储器装置1200类似于存储器装置200、500或900，且为了简洁起见在本文中未重复这些类似特征。
参考图12A及图13A，在底部金属化层(例如，图1中展示的金属化层M3)中形成隔离层1202。例如，使用光刻及蚀刻操作图案化隔离层1202以形成开口(未单独展示)。使用导电材料填充开口以形成导电通路1204。隔离层1202及导电通路1204的材料、配置及形成方法分别类似于衬底102及导电通路152的材料、配置及形成方法。
参考图12B及图13B，在底部金属化层上方形成中间金属化层。在一些实施例中，在隔离层1202及导电通路1204上方沉积隔离层106、112及116。参考图12C及图13C，穿过隔离层116、112及106执行包含蚀刻操作的图案化操作以形成沟槽T4。导电通路1204在图案化操作期间曝光。沟槽T4的宽度可大于或大体上等于导电通路1204的宽度。
图12D及图13D说明通过沟槽T4对隔离层112的另一蚀刻操作。归因于隔离层112相对于隔离层106及116的充分蚀刻选择性，所以隔离层106及116在蚀刻操作期间保持大体上完整。蚀刻操作可通过湿式蚀刻执行。因此，每一沟槽T4包含分别在隔离层116、106及112处的顶部分、底部分及中间部分。中间部分大于顶部分。
参考图12E及图13E，字线104-8放置于沟槽T4中导电通路1204上方。字线104-8可具有与隔离层116的上表面齐平的上表面。因此，字线104-8具有十字形状。每一字线104-8可用作存储器装置1200中的存储器单元的相应控制晶体管1200T的栅极区。
参考图12F及图13F，在字线104-8上方依序形成：控制晶体管1200T的剩余部分，例如，导电层132、栅极电介质层134、隔离区142及源极线144；及存储器单元1200M，其可包含导电层242、数据存储层244及位线146。前述层的材料、配置及形成方法类似于参考图2A到图4A及图2B到图4B描述的材料、配置及形成方法。
图14A到图14E是根据本公开的一些实施例的各种存储器装置1201A到1201E的剖面图。存储器装置1201A到1201E类似于存储器装置1200，且为了简洁起见，在本文中省略这些类似特征。存储器装置1201A到1201E与存储器装置1200不同之处主要在于从剖面图的沟槽T4的配置及形状。因此，字线104-8以根据沟槽T4的不同形状形成。参考图14A及图14B，字线104-9及104-10的手具有倾斜侧壁，其中倾斜侧壁可从字线104-9(图14A)的底表面渐缩到上表面，或从字线104-10(图14B)的上表面渐缩到下表面。
参考图14C及图14D，字线104-11及104-12的手具有弯曲侧壁，其中弯曲侧壁可为凸状(图14C)或凹状(图14D)。参考图14E，字线104-13具有倒T形。
字线104-8到104-13中的每一者至少具有宽于上部分的中间部分，其中中间部分在垂直方向上与沟道层136重叠。字线104-8到104-13中展示的变体可寻求对沟道层136的控制能力与由字线104引发的低耦合电容之间的更佳平衡。可改进存储器装置1200的性能。
图15A到图15E是根据本公开的一些实施例的形成存储器装置1500的方法的中间阶段的剖面图。存储器装置1500类似于存储器装置200、500、900或1200，且为了简洁起见在本文中未重复这些类似特征。
参考图15A，在底部金属化层(例如，图1中展示的金属化层M3)中形成衬底102。例如，使用光刻及蚀刻操作图案化衬底102以形成沟槽(未单独展示)。使用导电材料填充沟槽以形成字线104。
在衬底102驻留于其中的底部金属化层上方形成中间金属化层。在一些实施例中，在衬底102及字线104上方形成隔离层106。执行包含蚀刻操作的图案化操作以在隔离层106中形成开口。字线104在图案化操作期间曝光。开口的宽度可大于或大体上等于字线104的宽度。在隔离层106的开口中形成栅极电介质层134。栅极电介质层134的材料、配置及形成方法类似于参考图2B及图3B描述的栅极电介质层134。在隔离层106与栅极电介质层134上方形成另一隔离层112。图案化隔离层112以形成沟槽T5以曝光栅极电介质层134。
参考图15B，在沟槽T5中在栅极电介质层上方沉积第一沟道部分236及第二沟道部分336。在一些实施例中，第一沟道部分236及第二沟道部分336掺杂有相同导电类型，例如，P型或N型。在一些实施例中，第一沟道部分236及第二沟道部分336具有大体上相等或不同掺杂浓度。例如，第二沟道部分336的掺杂浓度大于第一沟道部分236的掺杂浓度。
参考图15C，对第二沟道部分336执行图案化操作以在第二沟道部分336中蚀刻沟槽T6。因此，第二沟道部分336A及336B留在第一沟道部分236上方。在一些实施例中，图案化操作包含光刻及蚀刻操作。蚀刻操作可包含干式蚀刻、湿式蚀刻、RIE或类似者。第一沟道部分236及经蚀刻第二沟道部分336A、336B经连接以形成U形沟道层136，其中第一沟道部分236被视为沟道层136的水平片段，而第二沟道部分336A、336B被视为沟道层136的垂直片段。
参考图15D，在第二沟道部分336A、336B及沟槽T6上方形成电介质材料以形成隔离层122。隔离层122的材料及形成方法可类似于隔离层106及112的材料及形成方法。随后，对隔离层122执行图案化操作以蚀刻曝光第二沟道部分336A、336B的沟槽T7。参考图15E，在沟槽T7中第二沟道部分336A、336B上方沉积源极线144及位线146。因此，形成存储器装置1500的控制晶体管1500T。如图15E中展示，第二沟道部分336A、336B分别在源极线144及位线146正下方。在一些实施例中，第二沟道部分336A、336B的侧壁分别与源极线144及位线146的侧壁对准。
存储器装置1500提供优点。控制晶体管1500T的沟道层136由第一沟道部分236及第二沟道部分336A、336B形成，其中第二沟道部分336A及336B有效地延伸第一沟道部分236的沟道长度。因此，可消除短沟道效应而不增加装置面积。在一些实施例中，字线104的侧壁与第二沟道部分236A及236B的外侧壁对准以增强字线104对沟道层136的控制能力。
图16A及图16B是根据本公开的一些实施例的存储器装置1501及1502的剖面图。存储器装置1501及1502类似于存储器装置1500，且为了简洁起见，在本文中不重复这些类似特征。参考图16A，第一沟道部分236进一步包含不同部分236A、236B及436，其中沟道部分436的掺杂浓度小于沟道部分236A、236B的掺杂浓度。在一些实施例中，由沟道部分436、236A/236B及336A/336B形成的掺杂浓度梯度进一步减少沟道层136的短沟道效应。
参考图3B、图4F、图8D及图10H，可通过考虑图15E中展示的U形沟道层136而修改沟道层136，例如，沟道层136可包含两个垂直片段336A及336B。在一些实施例中，沟道层136包含两种类型的垂直片段，即，在源极线144或位线146的侧壁上的第一类型垂直片段，及在源极线144或位线146正下方且由源极线144或位线146覆盖的第二类型垂直片段(例如，部分336A及336B)。
图17A到图17J是根据本公开的一些实施例的形成存储器装置1700的方法的中间阶段的透视图。参考图17A，在底部金属化层(例如，图1中展示的金属化层M3)中形成衬底302。衬底302的材料及形成方法类似于先前论述的衬底102的材料及形成方法。例如，使用光刻及蚀刻操作图案化衬底302以形成沟槽(未单独展示)。使用导电材料填充沟槽以形成导电通路或导电线(未单独展示)。在衬底302上方形成隔离层堆叠。多个隔离层102与多个隔离层106交替地沉积。在一些实施例中，隔离层102具有不同于隔离层106的电介质材料。
参考图17B，对隔离层堆叠执行图案化操作以形成多个沟槽T8。因此，衬底302通过沟槽T8曝光。蚀刻操作可包含干式蚀刻、湿式蚀刻、RIE或类似者。通过图案化操作，隔离层102及106的侧壁在沟槽T8中彼此对准。
参考图17C，执行另一蚀刻操作以通过沟槽T8蚀刻隔离层106的部分。因此，隔离层106的侧壁从隔离层102的侧壁凹进。在一些实施例中，凹进隔离层106的蚀刻包含湿式蚀刻。
图17D说明第一多个字线104(例如，字线104A)在隔离层102之间隔离层106的凹进侧壁上的形成。字线104A可填充隔离层106的经蚀刻部分使得字线104A的面向沟槽T8的侧壁与隔离层102的侧壁对准。
参考图17E，在沟槽T8中依序形成数据存储层184、沟道层136及隔离区142。数据存储层184、沟道层136及隔离区142的材料、配置及形成方法类似于参考图2B及3B描述的材料、配置及形成方法。在一些实施例中，执行平坦化操作(例如，CMP)以移除隔离区142的过量材料且使隔离区142的表面与数据存储层184及沟道层136齐平。
参考图17F，对隔离层堆叠执行图案化操作以在沟槽T8之间形成多个沟槽T9。因此，衬底302通过沟槽T9曝光。蚀刻操作可包含干式蚀刻、湿式蚀刻、RIE或类似者。通过图案化操作，隔离层102及106的侧壁在沟槽T9中彼此对准。执行另一蚀刻操作以通过沟槽T9蚀刻隔离层106的部分。因此，隔离层106的侧壁在沟槽T9中从隔离层102的侧壁凹进。随后，在字线104A之间的隔离层106的凹进侧壁上形成第二多个字线104，例如，字线104B。字线104B可填充隔离层106的经蚀刻部分使得字线104B的面向沟槽T9的侧壁与隔离层102的侧壁对准。
参考图17G，在沟槽T9中依序形成数据存储层184、沟道层136及隔离区142。数据存储层184、沟道层136及隔离区142的材料、配置及形成方法类似于参考图2B、图3B及图4E描述的材料、配置及形成方法。
参考图17H，执行图案化操作以将沟道层136分区成个别沟道层136。存储器装置1700中的存储器单元(例如，存储器单元1700U及1701U)中的每一者具有与邻近沟道层136分开的相应沟道层136。沟道层136的部分经移除且由隔离区123替换。如图17H中说明，隔离区123用作邻近存储器单元1700U与1701U之间的隔离区。
参考图17I，在每一存储器单元(例如，存储器单元1700U)中形成源极线144、位线146及接口层364、366。随后参考图18A到图18D描述形成图17I中展示的半导体结构的细节。图17J说明导电通路152、156及导电线154、158在存储器装置1700上方的形成。前述源极线144、位线146、导电通路152、156及导电线154、158的材料、配置及形成方法类似于参考图2D到图2E及图3D到图3E描述的材料、配置及形成方法。
图18A到图18D是根据本公开的一些实施例的形成图17I中展示的半导体结构的中间阶段的平面图。参考图18A，图案化隔离层122以沿着每一沟道层136的侧形成沟槽T10。沟槽T10的长度小于沟道层136的长度使得隔离层122包含覆盖沟道层136的部分。
参考图18B，在沟槽T10中形成缓冲区326。缓冲区326由电介质材料形成，例如氧化硅、氮化硅、氮氧化硅或高介电系数材料。在一些实施例中，缓冲区326的材料不同于隔离层122。
参考图18C，进一步图案化隔离层122以形成沟槽T11。通过图案化操作，每一存储器单元包含由剩余隔离层122分离且对应于后续形成的源极线144及位线146的两个沟槽T11。
参考图18D，在沟槽T11的侧壁上沉积另一沟道层236或336。沟道层236及336以保形方式沉积于沟槽T11的侧壁上且连接到沟道层136以随后形成延伸沟道。沟道层236、336的材料及形成方法可类似于沟道层136的材料及形成方法。一旦沉积沟道层236、336，便在沟槽T11中在沟道层236、336的侧壁上沉积源极线144及位线146的导电材料。在一些实施例中，接口层364、366形成于源极线144与沟道层236之间或位线146与沟道层336之间。接口层364、366可由沟道层236、336的相同材料形成，但其掺杂浓度大于沟道层236、336的掺杂浓度。接口层364、366的布置可辅助减小源极线144/位线146与沟道层236、336之间的接口处的接点电阻。因此，接口层364、366也可被称为电阻减小层。
存储器装置1700提供优点。通过由缓冲区326及隔离层122形成的I形隔离特征的布置，源极线144(或位线146)形成为包含基底部分及突部144P(或146P)，其中突部144P及146P面向隔离层122且面向彼此。以此方式，由于突部144P及146P与字线104A或104B的间距大于源极线144或位线146的基底部分，但也比源极线144及位线146的基底部分更接近彼此，所以存储器装置1700对沟道层136、236及336的控制能力可增强而不显著增加短沟道效应。可改进存储器装置1700的性能。
图19A到图19D是根据本公开的一些实施例的各种存储器装置1701A到1701D的平面图。在存储器装置1701A到1701D中展示的变体中，存储器装置1700中不存在一或多个特征以提供设计灵活性并节省成本。例如，参考图19A，位线146中不存在沟道层336及接口层366。参考图19B，缓冲区326的一个端与隔离层122的一个侧齐平，且因此，仅源极线144及位线146中的一者包含突部144P或146P。图19C说明存储器装置1700的另一变体，其中不存在两个缓冲区326且因此，突部144P及146P分别从源极线144及位线146移除。参考图19D，可将存储器装置1701D的结构视为存储器装置1701A及1701C的组合，其中移除接口层366及缓冲区326。图19A到图19D中展示的实施例仅是一些实例，且其它修改及变体可为可行的，例如，从存储器装置1700移除接口层364、366而其它特征保持不变。
根据实施例，一种半导体结构包含：互连结构，其放置于衬底上方且包含含有晶体管的存储器装置。所述晶体管包含：栅极区，其在所述互连结构的第一金属化层及第二金属化层中的至少一者中；控制层，其包含在所述栅极区上方的栅极电介质层或数据存储层中的一者；沟道层，其在所述控制层上方；及所述晶体管的两个源极/漏极区，其在所述沟道层上方所述栅极区的相对侧上。所述栅极区及所述沟道层中的至少一者具有彼此平行且垂直于所述栅极区的底表面的两个片段。
上文概述若干实施例的特征，使得所属领域的技术人员可较佳理解本公开的方面。所属领域的技术人员应了解，其可容易使用本公开作为用于设计或修改用于实行本文中介绍的实施例的相同目的及/或实现本文中介绍的实施例的相同优点的其它工艺及结构的基础。所属领域的技术人员也应意识到这些等效构造不脱离本公开的精神及范围且其可在本文中做出各种改变、替代及更改而不脱离本公开的精神及范围。
符号说明
10:半导体结构
10L:逻辑区
10M:存储器区
12:半导体衬底
14:半导体装置
16:层间电介质(ILD)层
18:接点插塞
20:互连结构
30:存储器阵列
102:衬底
104:字线
104-1:字线
104-2:字线
104-3:字线
104-4:字线
104-5:字线
104-6:字线
104-7:字线
104-8:字线
104-9:字线
104-10:字线
104-11:字线
104-12:字线
104-13:字线
104A:字线
104B:字线
104S:底表面
106:隔离层/蚀刻停止层
112:隔离层
116:隔离层/蚀刻停止层
122:隔离层
123:隔离区
132:导电层
134:栅极电介质层/控制层
136:沟道层
136A:第一片段
136B:第二片段
136C:第三片段
136D:第四片段
136E:第五片段
141:隔离区/隔离层
142:隔离区/隔离层
144:源极线
144P:突部
146:位线
146A:位线
146B:位线
146P:突部
152:导电通路
154:导电线
156:导电通路
158:导电线
162:第一掩模层
164:第二掩模层
166:第三掩模层
184:数据存储层/控制层
200:存储器装置
200M:数据存储单元
200T:控制晶体管
201A:存储器装置
201B:存储器装置
201C:存储器装置
201D:存储器装置
201E:存储器装置
201F:存储器装置
202:金属间电介质(IMD)层
204:第一导电层
206:第二导电层
208:绝缘层
236:第一沟道部分
236A:沟道部分
236B:沟道部分
242:导电层
244:数据存储层
254:导电线
302:衬底
326:缓冲区
336:第二沟道部分
336A:第二沟道部分/垂直片段
336B:第二沟道部分/垂直片段
364:接口层
366:接口层
436:沟道部分
500:存储器装置
500M:存储器单元
500T:控制晶体管
501A:存储器装置
501B:存储器装置
501C:存储器装置
501D:存储器装置
900:存储器装置
900M:数据存储单元
900T:控制晶体管
901A:存储器装置
901B:存储器装置
901C:存储器装置
901M:数据存储单元
901T:控制晶体管
1200:存储器装置
1200M:存储器单元
1200T:控制晶体管
1201A:存储器装置
1201B:存储器装置
1201C:存储器装置
1201D:存储器装置
1201E:存储器装置
1202:隔离层
1204:导电通路
1500:存储器装置
1500T:控制晶体管
1501:存储器装置
1502:存储器装置
1700:存储器装置
1700U:存储器单元
1701A:存储器装置
1701B:存储器装置
1701C:存储器装置
1701D:存储器装置
1701U:存储器单元
AA:剖面线
BB:剖面线
CC:剖面线
DD:剖面线
L1到L5:导电线
M1到M5:金属化层
T1:沟槽
T2:沟槽
T21:开口
T22:沟槽
T24:沟槽
T25:沟槽
T26:沟槽
T3:沟槽
T4:沟槽
T5:沟槽
T6:沟槽
T7:沟槽
T8:沟槽
T9:沟槽
T10:沟槽
T11:沟槽
V1到V5:导电通路
W1:宽度
W2:宽度。

Claims (10)

1.一种半导体结构，其特征在于其包括：
衬底；
互连结构，位于所述衬底上方，所述互连结构包括：
第一金属化层；
第二金属化层，位于所述第一金属化层上方；
晶体管，所述晶体管的栅极区为所述第一金属化层及所述第二金属化层中的至少一者，其中所述晶体管包括：
栅极电介质层，位于所述栅极区上方；
沟道层，位于所述栅极电介质层上方；以及
两个源极/漏极区，位于所述沟道层上方且位于所述栅极区的相对侧上，其中所述栅极区及所述沟道层中的至少一者包括两个第一片段，其中所述第一片段彼此平行；以及
第三金属化层，位于所述第二金属化层上方，其中电容器设置在所述第三金属化层中，并电耦合到所述晶体管。
2.根据权利要求1所述的半导体结构，其特征在于所述栅极区在所述第一金属化层及所述第二金属化层中延伸。
3.根据权利要求2所述的半导体结构，其特征在于所述栅极区进一步包括在所述第一片段上方且彼此平行的两个第二片段。
4.一种半导体结构，其特征在于其包括：
衬底；以及
互连结构，位于所述衬底上方，所述互连结构包括存储器装置，其中所述存储器装置包括晶体管，所述晶体管包括：
栅极区，位于所述互连结构的第一金属化层中；
数据存储层，位于所述栅极区上方；
第一沟道层，位于所述数据存储层的与所述栅极区相对的侧；以及
两个源极/漏极区，被所述第一沟道层横向包围。
5.根据权利要求4所述的半导体结构，其特征在于其进一步包括：
第二沟道层，位于所述第一沟道层上方；
第三沟道层，位于所述第二沟道层上方；以及
隔离层，位于所述第二沟道层和所述第三沟道层之间。
6.根据权利要求4所述的半导体结构，其特征在于所述源极/漏极区中的至少一者包括面向所述源极/漏极区的另一者的突部。
7.一种半导体结构，其特征在于其包括：
互连结构，其经放置于衬底上方且包括包含晶体管的存储器装置，其中所述晶体管包括：
栅极区，其在所述互连结构的第一金属化层及第二金属化层中的至少一者中；
控制层，其包含在所述栅极区上方的栅极电介质层或数据存储层中的一者；
沟道层，其在所述控制层上方；及
所述晶体管的两个源极/漏极区，其在所述沟道层上方于所述栅极区的相对侧上，其中所述栅极区及所述沟道层中的至少一者包括彼此平行且垂直于所述栅极区的底表面的两个片段。
8.根据权利要求7所述的半导体结构，其特征在于所述两个片段是包含于所述沟道层中且横向包围所述源极/漏极区的外侧壁。
9.根据权利要求7所述的半导体结构，其特征在于所述晶体管进一步包括分离所述两个源极/漏极区的隔离层。
10.根据权利要求7所述的半导体结构，其特征在于所述存储器装置包括介于所述两个源极/漏极区之间的第三源极/漏极区，其中所述存储器装置包括共享所述第三源极/漏极区及所述沟道层的两个存储器单元。
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