CN219456759U - 一种基于cpex总线的信号处理装置 - Google Patents

Abstract

本实用新型公开了一种基于CPEX总线的信号处理装置，包括模拟量采样电路，所述模拟量采样电路包括分压单元、运放跟随单元、滤波单元以及ADC芯片，分压单元、运放跟随单元、滤波单元顺次连接，滤波单元的输出端与ADC芯片的AIN通道连接，ADC芯片通过SPI接口与FPGA互联，所述分压单元包括电阻R92、电容C98和电阻R95，电阻R92的一端接收模拟量信号，电阻R92的另一端、电容C98的一端以及电阻R95的一端均与运放跟随单元连接，电容C98的另一端以及电阻R95的另一端接地；本实用新型的优点在于：在信号超出采样范围的情况下仍然能够采样且能够避免因为干扰信号的存在而导致采集的信号不准确的问题。

Description

一种基于CPEX总线的信号处理装置

技术领域

本实用新型涉及信号采集及处理领域，更具体涉及一种基于CPEX总线的信号处理装置。

背景技术

现有信号采集、信号输出控制方案多采用基于单片机模式设计，在信号处理路数上有局限性，且在并行处理上效率和性能较低，同时与CPU交互接口带宽、速率都较低，因此传统基于单片机的方案灵活性、处理性能都比较差。

而CPU通过CPEX总线与FPGA通信，接收FPGA采集的数据或者下达控制指令通过FPGA输出IO控制信号，完成多路信号采集、控制指令的输出，能够灵活利用FPGA的IO资源优势、以及并行工作优势，达到对多路信号采集、控制信号输出的并行处理性能，且通过CPEX总线与CPU主机交互，大大提高FPGA与CPU间数据处理效率与数据处理带宽。因此这种方案解决了单片机方案存在的缺陷。但是该方案在采集模拟量信号时，在信号超出采样范围的情况下难以采样并且采样过程中存在信号干扰，经过放大处理以后干扰加剧，导致采集的信号本身不准。

实用新型内容

本实用新型所要解决的技术问题在于现有技术基于CPEX总线的信号处理装置在信号超出采样范围的情况下难以采样以及采集过程中由于干扰信号的存在导致采集的信号不准确的问题。

本实用新型通过以下技术手段实现解决上述技术问题的：一种基于CPEX总线的信号处理装置，包括模拟量采样电路，所述模拟量采样电路包括分压单元、运放跟随单元、滤波单元以及ADC芯片，分压单元、运放跟随单元、滤波单元顺次连接，滤波单元的输出端与ADC芯片的AIN通道连接，ADC芯片通过SPI接口与FPGA互联，所述分压单元包括电阻R92、电容C98和电阻R95，电阻R92的一端接收模拟量信号，电阻R92的另一端、电容C98的一端以及电阻R95的一端均与运放跟随单元连接，电容C98的另一端以及电阻R95的另一端接地。

进一步地，所述运放跟随单元包括运放N5A，滤波单元包括电阻R93和电容C99，运放N5A的同相端与电阻R95的一端连接，运放N5A的反相端及其输出端均与电阻R93的一端连接，电阻R93的另一端、电容C99的一端以及ADC芯片的AIN7引脚连接，电容C99的另一端接地，ADC芯片的第十六引脚至第十九引脚分别与FPGA的SPI接口连接。

更进一步地，所述ADC芯片的型号为ADS8638。

进一步地，所述基于CPEX总线的信号处理装置还包括模拟量输出电路，所述模拟量输出电路包括DAC芯片、多路运放，所述DAC芯片的第十一引脚至第十四引脚均与FPGA的SPI接口连接，每路运放的同相端与DAC芯片的一个输出引脚连接，每路运放的反相端与其输出端连接并输出一路模拟量信号，从而多路运放并行输出多路模拟量信号。

进一步地，所述基于CPEX总线的信号处理装置还包括DDS波形输出电路，所述DDS波形输出电路包括DDS芯片N19以及运放N21A，所述DDS芯片N19的第六引脚至第八引脚分别与FPGA的SPI接口连接，DDS芯片N19的第十引脚与运放N21A的同相端连接，运放N21A的反相端与其输出端连接并且输出波形。

进一步地，所述基于CPEX总线的信号处理装置还包括IO输入采样电路，所述IO输入采样电路包括电阻R148、电容C134、光耦E7以及电阻R149，所述电阻R148的一端接收IO电平，电阻R148的另一端、电容C134的一端及光耦E7的第一引脚连接，电容C134的另一端及光耦E7的第二引脚连接并接地，光耦E7的第三引脚接地，光耦E7的第四引脚与电阻R149的一端连接并与FPGA的IO输入端口连接，电阻R149的另一端与+3.3V电源连接。

更进一步地，所述光耦E7的型号为OR-3H7C。

进一步地，所述基于CPEX总线的信号处理装置还包括IO输出电路，所述IO输出电路包括电阻R14、光耦E2以及电阻R15，所述电阻R14的一端接+3.3V电源，电阻R14的另一端与光耦E2的第一引脚连接，光耦E2的第二引脚与FPGA的IO输出端口连接，光耦E2的第三引脚接地，光耦E2的第四引脚与电阻R15的一端连接并且输出IO信号，电阻R15的另一端与电源IO_VCC连接。

更进一步地，所述光耦E2的型号为OR-3H7C。

进一步地，所述FPGA通过CPEX总线与主机的CPU连接。

本实用新型的优点在于：

(1)本实用新型的分压单元中电阻R92的一端接收模拟量信号，外部模拟量电压值超过ADC采样范围时，电阻R92和电阻R95起到分压作用，以满足ADC芯片的采样范围要求，从而在信号超出采样范围的情况下仍然能够采样，其次，通过电容C98接地起到滤除输入信号的干扰作用，在此之后还设置了滤波单元进一步滤除干扰，避免因为干扰信号的存在而导致采集的信号不准确。

(2)本实用新型模拟量输出电路中DAC芯片接收FPGA输出的数字量信号，将数字量信号转换为模拟量信号并且通过多路运放并行输出，从而实现多路模拟量信号的并行输出。

(3)本实用新型的DDS波形输出电路设置运放，通过运放将信号放大以后输出，从而能够输出经过放大的完整波形，避免波形的幅值过小而显示不清。

(4)本实用新型的IO输入采样电路，IO输入为低电平时，光耦E7不导通，此时FPGA的IO引脚为高电平；IO输入为高电平时，光耦E7导通，此时FPGA的IO引脚电平为低电平，因此，IO输入采样电路一方面可以采样高电平信号，又可以采样低电平信号。

(5)本实用新型的IO输出电路同样采用光耦设计，FPGA的IO引脚输出为高电平时，光耦E2不导通，IO输出电平为IO_VCC；FPGA的IO引脚输出为低电平时，光耦E2导通，IO输出电平为0V，因此IO输出电路能够实现高、低电平的IO输出功能。

附图说明

图1为本实用新型实施例所公开的一种基于CPEX总线的信号处理装置的原理图；

图2为本实用新型实施例所公开的一种基于CPEX总线的信号处理装置的IO输入采样电路的原理图；

图3为本实用新型实施例所公开的一种基于CPEX总线的信号处理装置的IO输出电路的原理图；

图4为本实用新型实施例所公开的一种基于CPEX总线的信号处理装置的模拟量采样电路的原理图；

图5为本实用新型实施例所公开的一种基于CPEX总线的信号处理装置的模拟量输出电路的原理图；

图6为本实用新型实施例所公开的一种基于CPEX总线的信号处理装置的DDS波形输出电路的原理图；

图7为本实用新型实施例所公开的一种基于CPEX总线的信号处理装置中FPGA与主机CPU的连接示意图。

具体实施方式

为使本实用新型实施例的目的、技术方案和优点更加清楚，下面将结合本实用新型实施例，对本实用新型实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本实用新型一部分实施例，而不是全部的实施例。基于本实用新型中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本实用新型保护的范围。

如图1所示为本实用新型的原理图，本实用新型提供一种基于CPEX总线的信号处理装置，包括IO输入采样电路、IO输出电路、模拟量采样电路、模拟量输出电路以及DDS波形输出电路，IO输入采样电路、IO输出电路、模拟量采样电路、模拟量输出电路以及DDS波形输出电路均与FPGA连接，所述FPGA通过CPEX总线与主机的CPU连接。以下详细介绍各部分电路的连接关系及原理。

如图2所示，所述IO输入采样电路包括电阻R148、电容C134、光耦E7以及电阻R149，所述光耦E7的型号为OR-3H7C。所述电阻R148的一端接收IO电平，电阻R148的另一端、电容C134的一端及光耦E7的第一引脚连接，电容C134的另一端及光耦E7的第二引脚连接并接地，光耦E7的第三引脚接地，光耦E7的第四引脚与电阻R149的一端连接并与FPGA的IO输入端口连接，电阻R149的另一端与+3.3V电源连接。IO输入为低电平时，光耦E7不导通，此时FPGA的IO引脚为高电平；IO输入为高电平时，光耦E7导通，此时FPGA的IO引脚电平为低电平，因此，IO输入采样电路一方面可以采样高电平信号，又可以采样低电平信号。

如图3所示，所述IO输出电路包括电阻R14、光耦E2以及电阻R15，所述光耦E2的型号为OR-3H7C。所述电阻R14的一端接+3.3V电源，电阻R14的另一端与光耦E2的第一引脚连接，光耦E2的第二引脚与FPGA的IO输出端口连接，光耦E2的第三引脚接地，光耦E2的第四引脚与电阻R15的一端连接并且输出IO信号，电阻R15的另一端与电源IO_VCC连接。IO输出电路同样采用光耦设计，FPGA的IO引脚输出为高电平时，光耦E2不导通，IO输出电平为IO_VCC；FPGA的IO引脚输出为低电平时，光耦E2导通，IO输出电平为0V，因此IO输出电路能够实现高、低电平的IO输出功能。

如图4所示，所述模拟量采样电路包括分压单元、运放跟随单元、滤波单元以及ADC芯片，分压单元、运放跟随单元、滤波单元顺次连接，滤波单元的输出端与ADC芯片的AIN通道连接，ADC芯片通过SPI接口与FPGA互联，所述分压单元包括电阻R92、电容C98和电阻R95，电阻R92的一端接收模拟量信号，电阻R92的另一端、电容C98的一端以及电阻R95的一端均与运放跟随单元连接，电容C98的另一端以及电阻R95的另一端接地。所述运放跟随单元包括运放N5A，滤波单元包括电阻R93和电容C99，运放N5A的同相端与电阻R95的一端连接，运放N5A的反相端及其输出端均与电阻R93的一端连接，电阻R93的另一端、电容C99的一端以及ADC芯片的AIN7引脚连接，电容C99的另一端接地，ADC芯片的第十六引脚至第十九引脚分别与FPGA的SPI接口连接。所述ADC芯片的型号为ADS8638。

一般ADC器件模拟量输入电压范围有一定要求，一般需要在信号输入前级进行放大或缩小处理以满足ADC采样范围。外部模拟量电压值超过ADC采样范围时，需要通过分压单元的分压电阻R92与R95进行分压处理，以满足后级ADC采样范围需求；如果模拟量输入电压在ADC采样范围内，则此部分R92短接、R95不焊接即可；运放跟随单元主要是信号放大的作用。滤波单元主要是对运放输出的信号进行滤波处理，进一步提高信号质量。ADC芯片主要是将采集的模拟量信号转换为数字量信号，选择AIN通道较多的器件以实现多路并行采样，并通过SPI接口与FPGA互联。

如图5所示，所述模拟量输出电路包括DAC芯片、多路运放，所述DAC芯片的第十一引脚至第十四引脚均与FPGA的SPI接口连接，每路运放的同相端与DAC芯片的一个输出引脚连接，每路运放的反相端与其输出端连接并输出一路模拟量信号，从而多路运放并行输出多路模拟量信号。模拟量输出电路中DAC芯片接收FPGA输出的数字量信号，将数字量信号转换为模拟量信号并且通过多路运放并行放大输出，从而实现多路模拟量信号的并行输出。

如图6所示，所述DDS波形输出电路包括DDS芯片N19以及运放N21A，所述DDS芯片N19的第六引脚至第八引脚分别与FPGA的SPI接口连接，DDS芯片N19的第十引脚与运放N21A的同相端连接，运放N21A的反相端与其输出端连接并且输出波形。DDS器件可产生不同类型的波形，如正弦、方波、三角波等波形输出，且数据波形的频率可设置。本实用新型DDS波形输出电路设置运放，通过运放将信号放大以后输出，从而能够输出经过放大的完整波形，避免波形的幅值过小而显示不清。

如图7所示，CPEX总线接口设计按照《CompactPCI Express PICMGEXP.0R1.0Specification》标准设计，上述FPGA最终通过CPEX接插件与外部主机的CPU连接。

通过以上技术方案，本实用新型的分压单元中电阻R92的一端接收模拟量信号，外部模拟量电压值超过ADC采样范围时，电阻R92和电阻R95起到分压作用，以满足ADC芯片的采样范围要求，从而在信号超出采样范围的情况下仍然能够采样，其次，通过电容C98接地起到滤除输入信号的干扰作用，在此之后还设置了滤波单元进一步滤除干扰，避免因为干扰信号的存在而导致采集的信号不准确。

以上实施例仅用以说明本实用新型的技术方案，而非对其限制；尽管参照前述实施例对本实用新型进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本实用新型各实施例技术方案的精神和范围。

Claims (10)

1.一种基于CPEX总线的信号处理装置，其特征在于，包括模拟量采样电路，所述模拟量采样电路包括分压单元、运放跟随单元、滤波单元以及ADC芯片，分压单元、运放跟随单元、滤波单元顺次连接，滤波单元的输出端与ADC芯片的AIN通道连接，ADC芯片通过SPI接口与FPGA互联，所述分压单元包括电阻R92、电容C98和电阻R95，电阻R92的一端接收模拟量信号，电阻R92的另一端、电容C98的一端以及电阻R95的一端均与运放跟随单元连接，电容C98的另一端以及电阻R95的另一端接地。

2.根据权利要求1所述的一种基于CPEX总线的信号处理装置，其特征在于，所述运放跟随单元包括运放N5A，滤波单元包括电阻R93和电容C99，运放N5A的同相端与电阻R95的一端连接，运放N5A的反相端及其输出端均与电阻R93的一端连接，电阻R93的另一端、电容C99的一端以及ADC芯片的AIN7引脚连接，电容C99的另一端接地，ADC芯片的第十六引脚至第十九引脚分别与FPGA的SPI接口连接。

3.根据权利要求2所述的一种基于CPEX总线的信号处理装置，其特征在于，所述ADC芯片的型号为ADS8638。

4.根据权利要求1所述的一种基于CPEX总线的信号处理装置，其特征在于，还包括模拟量输出电路，所述模拟量输出电路包括DAC芯片、多路运放，所述DAC芯片的第十一引脚至第十四引脚均与FPGA的SPI接口连接，每路运放的同相端与DAC芯片的一个输出引脚连接，每路运放的反相端与其输出端连接并输出一路模拟量信号，从而多路运放并行输出多路模拟量信号。

5.根据权利要求1所述的一种基于CPEX总线的信号处理装置，其特征在于，还包括DDS波形输出电路，所述DDS波形输出电路包括DDS芯片N19以及运放N21A，所述DDS芯片N19的第六引脚至第八引脚分别与FPGA的SPI接口连接，DDS芯片N19的第十引脚与运放N21A的同相端连接，运放N21A的反相端与其输出端连接并且输出波形。

6.根据权利要求1所述的一种基于CPEX总线的信号处理装置，其特征在于，还包括IO输入采样电路，所述IO输入采样电路包括电阻R148、电容C134、光耦E7以及电阻R149，所述电阻R148的一端接收IO电平，电阻R148的另一端、电容C134的一端及光耦E7的第一引脚连接，电容C134的另一端及光耦E7的第二引脚连接并接地，光耦E7的第三引脚接地，光耦E7的第四引脚与电阻R149的一端连接并与FPGA的IO输入端口连接，电阻R149的另一端与+3.3V电源连接。

7.根据权利要求6所述的一种基于CPEX总线的信号处理装置，其特征在于，所述光耦E7的型号为OR-3H7C。

8.根据权利要求1所述的一种基于CPEX总线的信号处理装置，其特征在于，还包括IO输出电路，所述IO输出电路包括电阻R14、光耦E2以及电阻R15，所述电阻R14的一端接+3.3V电源，电阻R14的另一端与光耦E2的第一引脚连接，光耦E2的第二引脚与FPGA的IO输出端口连接，光耦E2的第三引脚接地，光耦E2的第四引脚与电阻R15的一端连接并且输出IO信号，电阻R15的另一端与电源IO_VCC连接。

9.根据权利要求8所述的一种基于CPEX总线的信号处理装置，其特征在于，所述光耦E2的型号为OR-3H7C。

10.根据权利要求1所述的一种基于CPEX总线的信号处理装置，其特征在于，所述FPGA通过CPEX总线与主机的CPU连接。