CN218850773U - 一种信号激励器 - Google Patents

Abstract

本实用新型公开了一种信号激励器，包括基带信号处理单元、射频信号处理单元，射频信号处理单元包括射频发射电路、功率放大电路、天线接口电路、射频接收电路；所述基带信号处理单元包括FPGA、数字信号处理模块、低速ADC、高速ADC、数字模拟转换器，FPGA与上位机连接，所述射频接收电路包括第二衰减器、功分器、第二运放、检波器，所述第二衰减器与功分器连接，所述功分器分别与第二运放、检波器连接，所述第二运放通过带通滤波器与混频器连接；所述第二衰减器与天线接口电路连接，所述检波器与低速ADC连接，所述混频器通过滤波器与高速ADC连接。本实用新型可以实现模拟询问机、应答机，以实现多种航电设备的功能性能检测。

Description

一种信号激励器

技术领域

本实用新型属于激励器的技术领域，具体涉及一种信号激励器。

背景技术

目前在机场内或飞机大修厂对JZXWYD机进行功能检查及性能指标定量检测时，需要模拟询问机或是应答机，产生多种模式的询问应答信号，与待测产品构成询问应答检测回路。因此，本实用新型公开了一种信号激励器，所述信号激励器基于通用的硬件架构，通过上位机软件配置或者变更FPGA程序等方式，用于实现二次雷达、TACAN、DME、VOR等航电设备的功能性能检测。

实用新型内容

本实用新型的目的在于提供一种信号激励器，可以实现模拟询问机、应答机，以方便航电设备的功能性能检测。

本实用新型主要包括以下技术方案：

一种信号激励器，包括基带信号处理单元、射频信号处理单元，所述射频信号处理单元包括从前至后依次连接的射频发射电路、功率放大电路、天线接口电路、射频接收电路；所述基带信号处理单元包括FPGA以及与FPGA连接的数字信号处理模块、低速ADC、高速ADC、数字模拟转换器，所述FPGA通过PXIe总线与上位机连接，所述FPGA通过数字模拟转换器与射频发射电路连接；所述射频接收电路包括第二衰减器、功分器、第二运放、检波器以及从前至后依次连接的频率源、锁相环、衰减器、滤波器、第一运放、混频器、滤波器，所述第二衰减器与功分器连接，所述功分器分别与第二运放、检波器连接，所述第二运放通过带通滤波器与混频器连接；所述第二衰减器与天线接口电路连接，所述检波器与低速ADC连接，所述混频器通过滤波器与高速ADC连接。

为了更好地实现本实用新型，进一步地，所述射频发射电路包括从前至后依次连接的第一低通滤波器、混频器、带通滤波器、第二低通滤波器以及从前至后依次连接的频率源、锁相环、衰减器、滤波器、运放、第三低通滤波器，所述第三低通滤波器与混频器连接；所述数字模拟转换器与第一低通滤波器连接，所述第二低通滤波器与功率放大电路连接。

为了更好地实现本实用新型，进一步地，在射频发射电路中，所述锁相环的型号为HMC830，运放的型号为EAR-15M，混频器的型号为ADE-11X。

为了更好地实现本实用新型，进一步地，所述功率放大电路包括从前至后依次连接的衰减器、第一功放、衰减器、第二功放。

为了更好地实现本实用新型，进一步地，在功率放大电路中，所述第一功放、第二功放的型号分别为EAR-85M，GVA-91+。

为了更好地实现本实用新型，进一步地，所述天线接口电路包括从前至后依次连接的环形器、阻抗匹配网络，所述环形器与射频接收电路连接，所述环形器的型号为WH2525X-2。

为了更好地实现本实用新型，进一步地，所述天线接口电路还包括定向耦合器，所述环形器与阻抗匹配网络之间设置有定向耦合器，所述环形器通过定向耦合器与射频接收电路连接。

为了更好地实现本实用新型，进一步地，所述基带信号处理单元还包括微控制单元MCU、GPS/BD接收机，所述FPGA通过微控制单元MCU与GPS/BD接收机连接，所述GPS/BD接收机与GPS天线连接。

为了更好地实现本实用新型，进一步地，在射频接收电路中，所述锁相环的型号为HMC830，所述第一运放、第二运放的型号分别为EAR-15M、EAR-35M，所述混频器的型号为ADE-11X，所述检波器的型号为ADL5513。

本实用新型的有益效果如下：

（1）本实用新型可以实现模拟询问机、应答机，以方便实现二次雷达、TACAN、DME、VOR等航电设备的功能性能检测，具有较好的实用性；

（2）本实用新型可以模拟二次雷达询问机，由上位机经PXIe总线控制，通过基带信号处理单元产生询问的IF信号，经射频信号处理单元上变频为1030MHz，向待测产品发送各种模式的询问信号；同时，本实用新型可以通过射频接收电路接收待测设备回传的应答的信号，经下变频及检波处理后，将信号送到基带信号处理单元进行应答译码，并将译码结果上传给上位机进行显示及相关处理；

（3）本实用新型也可以模拟二次雷达应答机，通过射频接收电路接收待测询问机的询问信号，经下变频处理后，将中频及视频信号送到基带信号处理单元，进行询问译码，并根据译码结果及上位机对基带信号处理单元的配置，进行相应的应答编码，将编码后的中频信号经上变频后发送到待测询问机形成询问应答回路；

（4）在FPGA技术基础上，基于成熟的二次雷达询问应答编译码技术，极大的简化了设计复杂度，有利于设备的小型化设计。

附图说明

图1为本实用新型的整体原理框图；

图2为基带信号处理单元的原理框图；

图3为射频信号处理单元的原理框图；

图4为射频发射电路的原理框图；

图5为功率放大电路的原理框图；

图6为射频接收电路的原理框图；

图7为天线接口电路的原理框图。

具体实施方式

实施例1：

一种信号激励器，如图1所示，包括基带信号处理单元、射频信号处理单元，所述射频信号处理单元包括从前至后依次连接的射频发射电路、功率放大电路、天线接口电路、射频接收电路；所述基带信号处理单元包括FPGA以及与FPGA连接的数字信号处理模块DSP、低速ADC、高速ADC、数字模拟转换器DAC，所述FPGA通过PXIe总线与上位机连接，所述FPGA通过数字模拟转换器与射频发射电路连接，所述低速ADC、高速ADC分别与射频接收电路连接。优选地，所述基带信号处理单元还包括微控制单元MCU、GPS/BD接收机，所述FPGA通过微控制单元MCU与GPS/BD接收机连接，所述GPS/BD接收机与GPS天线连接。

优选地，如图3、图4所示，所述射频发射电路包括从前至后依次连接的第一低通滤波器、混频器、带通滤波器、第二低通滤波器以及从前至后依次连接的频率源、锁相环、衰减器、滤波器、运放、第三低通滤波器，所述第三低通滤波器与混频器连接；所述数字模拟转换器与第一低通滤波器连接，所述第二低通滤波器与功率放大电路连接。

优选地，在射频发射电路中，所述锁相环的型号为HMC830，运放的型号为EAR-15M，混频器的型号为ADE-11X。

优选地，如图3、图5所示，所述功率放大电路包括从前至后依次连接的衰减器、第一功放、衰减器、第二功放。

优选地，在功率放大电路中，所述第一功放、第二功放的型号分别为EAR-85M，GVA-91+。

优选地，如图3、图6所示，所述射频接收电路包括第二衰减器、功分器、第二运放、检波器以及从前至后依次连接的频率源、锁相环、衰减器、滤波器、第一运放、混频器、滤波器，所述第二衰减器与功分器连接，所述功分器分别与第二运放、检波器连接，所述第二运放通过带通滤波器与混频器连接；所述第二衰减器与天线接口电路连接，所述检波器与低速ADC连接，所述混频器通过滤波器与高速ADC连接。

优选地，在射频接收电路中，所述锁相环的型号为HMC830，所述第一运放、第二运放的型号分别为EAR-15M、EAR-35M，所述混频器的型号为ADE-11X，所述检波器的型号为ADL5513。

优选地，如图3、图7所示，所述天线接口电路包括从前至后依次连接的环形器、阻抗匹配网络，所述环形器与射频接收电路连接，所述环形器的型号为WH2525X-2。

优选地，所述天线接口电路还包括定向耦合器，所述环形器与阻抗匹配网络之间设置有定向耦合器，所述环形器通过定向耦合器与射频接收电路连接。

本实用新型可以模拟二次雷达询问机，由上位机经PXIe总线控制，通过基带信号处理单元产生询问的IF信号，经射频信号处理单元上变频为1030MHz，向待测产品发送各种模式的询问信号；同时，本实用新型可以通过射频接收电路接收待测设备回传的应答的信号，经下变频及检波处理后，将信号送到基带信号处理单元进行应答译码，并将译码结果上传给上位机进行显示及相关处理。

本实用新型也可以模拟二次雷达应答机，通过射频接收电路接收待测询问机的询问信号，经下变频处理后，将中频及视频信号送到基带信号处理单元，进行询问译码，并根据译码结果及上位机对基带信号处理单元的配置，进行相应的应答编码，将编码后的中频信号经上变频后发送到待测询问机形成询问应答回路。

实施例2：

一种信号激励器，如图1-图7所示，主要分为基带信号处理单元及射频信号处理单元两大部分。在使用过程中，基于软件无线电思想，基于通用的硬件架构，可以通过上位机软件配置或者变更FPGA程序等方式，实现二次雷达、TACAN、DME、VOR等航电设备的功能性能检测。

本实用新型还可以通过GPS天线接收GPS信号，产生所需的位置及时间信息。如图2所示，本实用新型的基带信号处理单元主要通过FPGA实现对二次雷达询问、应答等信号的编码、译码等工作，同时可接收GPS信号，产生相应的时间、位置等信息，同时基带信号处理单元还通过PXIe总线与嵌入式控制器实现信息的交互，实现上位机对激励器的控制。

如图2所示，基带信号处理单元是本实用新型的核心单元，需要接收主控系统的指令，完成询问、应答信号的编码、解析、统计等功能，该模块采用高速PXIe总线与单板计算机通信，便于实现高速、大量的数据信息传输。其主要功能包括：

a.询问机的询问编码及应答译码、应答机的询问译码及应答编码、模拟和接收ADS-B广播信号、信号的统计分析等；

b.通过DSP进行模4、模5询问应答数据的加密解密算法，加解密后的数据通过EMIF总线发送给FPGA进行进一步处理。

c.TACAN、DME、VOR信号的编码及解码；

d.还具备GPS/BD接收机的功能。

基带信号处理单元具有多种工作模式：

①GPS接收机模式：MCU接收编码GPS/BD发送的定位信息生成CPR编码，FPGA读取CPR值用于发送ADS-B的位置报文信息。

②询问机模式：数字信号处理模块发送A、C模式（ASK调制）、S模式（DPSK调制）、模4、模5（MSK调制）询问信号，发射频率190M，发射功率≤0dBm（可程控）；应答译码用基带视频信号（配低速AD）+FPGA完成。

③应答机模式：数字信号处理模块发送A、C（ASK调制）模式、S模式（ASK调制）、模4、模5（MSK调制）应答信号，发射频率190M，发射功率≤0dBm（可程控）；S模式的询问译码用中频（配高速AD）+视频（配低速AD）+FPGA实现（中频实现DPSK解调，视频完成框架提取），A、C模式询问译码用视频+FPGA实现，模4、模5询问译码采用中频（配高速AD）+FPGA+DSP实现。

④询问机应答机模式：可同时进行询问、应答模拟，形成询问应答通讯链路。

⑤信号模拟模式：可以模拟产生A、C、S、模4、模5等模式的询问、应答信号。

⑥信号分析模式：可以接收A、C、S、模4、模5等模式的询问、应答信号，对信号译码后上传至上位机。

如图1、图3所示，本实用新型的射频信号处理单元，主要实现对询问应答的射频信号进行调理的功能，其主要由射频接收电路、射频发射电路、功率放大电路和天线接口电路4等部分组成。

射频发射电路：如图4所示，用于接收中频调制信号190MHz，调制带宽±12MHz，并将其上变频至1030MHz/1090MHz±0.01MHz。中频信号经滤波后与Lo信号混频，上变频后的信号再经滤波输出，其主要使用的芯片型号为：锁相环HMC830、运放EAR-15M、混频器ADE-11X等。

功率放大电路：如图5所示，用于对射频发射电路发出的1030MHz/1090MHz射频信号进行功率放大，放大至输出端口所需的-20dBm~+20dBm脉冲功率。其主要使用的芯片型号为：功放EAR-85M，GVA-91+等。

射频接收电路：如图6所示，用于接收射频调制信号1030MHz/1090MHz，调制带宽±12MHz，将其下变频至190MHz中频信号，接收动态范围>65dB；具备对视频信号硬件检波功能，并将检出的视频信号送入基带信号处理单元。其所用的芯片型号为：锁相环HMC830、运放EAR-15M、混频器ADE-11X、运放EAR-35M、检波器ADL5513等。

天线接口电路：如图7所示，用于通过环形器配合射频收发过程中信号通路的变换，并具有抗烧毁保护和为天馈系统提供相应的阻抗匹配及电源的供给。其工作原理框图如下所示。所使用的的主要芯片型号为：环形器WH2525X-2。

本实用新型与现有技术相比，具有如下的优点：

1)在FPGA技术基础上，基于成熟的二次雷达询问应答编译码技术，极大的简化了设计复杂度，有利于设备的小型化设计；

2)基于软件无线电的理念，在现有硬件的基础上，通过烧录不同的IP核，可以灵活的实现二次雷达、DME、VOR等设备的信号模拟；

3)基于PXIe总线的3U标准板卡设计，使设备小型化、通用化，易于系统集成；

4)与信号模拟仿真应用相结合，设计有灵活的配置接口，便于与上位机程序配合，实现各种应用场景的信号仿真。

以上所述，仅是本实用新型的较佳实施例，并非对本实用新型做任何形式上的限制，凡是依据本实用新型的技术实质对以上实施例所作的任何简单修改、等同变化，均落入本实用新型的保护范围之内。

Claims (9)

1.一种信号激励器，其特征在于，包括基带信号处理单元、射频信号处理单元，所述射频信号处理单元包括从前至后依次连接的射频发射电路、功率放大电路、天线接口电路、射频接收电路；所述基带信号处理单元包括FPGA以及与FPGA连接的数字信号处理模块、低速ADC、高速ADC、数字模拟转换器，所述FPGA通过PXIe总线与上位机连接，所述FPGA通过数字模拟转换器与射频发射电路连接；所述射频接收电路包括第二衰减器、功分器、第二运放、检波器以及从前至后依次连接的频率源、锁相环、衰减器、滤波器、第一运放、混频器、滤波器，所述第二衰减器与功分器连接，所述功分器分别与第二运放、检波器连接，所述第二运放通过带通滤波器与混频器连接；所述第二衰减器与天线接口电路连接，所述检波器与低速ADC连接，所述混频器通过滤波器与高速ADC连接。

2.根据权利要求1所述的一种信号激励器，其特征在于，所述射频发射电路包括从前至后依次连接的第一低通滤波器、混频器、带通滤波器、第二低通滤波器以及从前至后依次连接的频率源、锁相环、衰减器、滤波器、运放、第三低通滤波器，所述第三低通滤波器与混频器连接；所述数字模拟转换器与第一低通滤波器连接，所述第二低通滤波器与功率放大电路连接。

3.根据权利要求2所述的一种信号激励器，其特征在于，在射频发射电路中，所述锁相环的型号为HMC830，运放的型号为EAR-15M，混频器的型号为ADE-11X。

4.根据权利要求1所述的一种信号激励器，其特征在于，所述功率放大电路包括从前至后依次连接的衰减器、第一功放、衰减器、第二功放。

5.根据权利要求4所述的一种信号激励器，其特征在于，在功率放大电路中，所述第一功放、第二功放的型号分别为EAR-85M，GVA-91+。

6.根据权利要求1所述的一种信号激励器，其特征在于，所述天线接口电路包括从前至后依次连接的环形器、阻抗匹配网络，所述环形器与射频接收电路连接，所述环形器的型号为WH2525X-2。

7.根据权利要求6所述的一种信号激励器，其特征在于，所述天线接口电路还包括定向耦合器，所述环形器与阻抗匹配网络之间设置有定向耦合器，所述环形器通过定向耦合器与射频接收电路连接。

8.根据权利要求1所述的一种信号激励器，其特征在于，所述基带信号处理单元还包括微控制单元MCU、GPS/BD接收机，所述FPGA通过微控制单元MCU与GPS/BD接收机连接，所述GPS/BD接收机与GPS天线连接。

9.根据权利要求1所述的一种信号激励器，其特征在于，在射频接收电路中，所述锁相环的型号为HMC830，所述第一运放、第二运放的型号分别为EAR-15M、EAR-35M，所述混频器的型号为ADE-11X，所述检波器的型号为ADL5513。

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