CN218122643U - 一种电磁注入检测电路和密码芯片 - Google Patents
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Abstract
本申请公开了一种电磁注入检测电路和密码芯片，该电磁注入检测电路装配于密码芯片上，且电磁注入检测电路包括：信号发生器、异或门、延时链、加法器和比较器；信号发生器，用于生成周期信号；异或门的第一输入端通过防护走线连接信号发生器的输出端，第二输入端通过直连线路连接信号发生器的输出端；延时链的第一输入端连接异或门的输出端，第二输入端连接有时钟信号；加法器的输入端连接延时链的输出端，输出端连接比较器的第一输入端；比较器的第二输入端连接有预置参考值。解决了现有密码芯片的电磁注入检测方法，不能及时发现电磁注入，检测准确率较低的技术问题。
Description
技术领域
本申请涉及信息安全技术领域，尤其涉及一种电磁注入检测电路和密码芯片。
背景技术
随着信息技术的发展，密码芯片被广泛应用于电子商务、电子政务、通信和军队等领域。安全性是密码芯片的基础要求，研究者提出了诸多的攻击技术来对密码芯片进行攻击，以验证其安全。
电磁注入攻击是一种最具威胁的入侵攻击手段之一，也是目前芯片安全领域的研究热点。因此，对密码芯片的电磁注入进行检测，是有效防止攻击的手段之一。然而现有技术中在对密码芯片的电磁注入进行检测时，不能及时发现电磁注入，检测准确率较低。
实用新型内容
有鉴于此，本申请提供了一种电磁注入检测电路和密码芯片，可以及时发现电磁注入，提高了对密码芯片电磁注入检测的准确率。
本申请第一方面提供了一种电磁注入检测电路，所述电磁注入检测电路装配于密码芯片上；
所述电磁注入检测电路包括：信号发生器、异或门、延时链、加法器和比较器；
所述信号发生器，用于生成周期信号；
所述异或门的第一输入端通过防护走线连接所述信号发生器的输出端，第二输入端通过直连线路连接所述信号发生器的输出端；
所述延时链的第一输入端连接所述异或门的输出端，第二输入端连接有时钟信号；
所述加法器的输入端连接所述延时链的输出端，输出端连接所述比较器的第一输入端；
所述比较器的第二输入端连接有预置参考值。
可选地，所述信号发生器包括：与门和第一寄存器；
所述与门的第一输入端连接使能信号，第二输入端连接所述第一寄存器的第一输出端，输出端连接所述第一寄存器的第一输入端；
所述第一寄存器的第二输入端连接所述时钟信号，第二输出端用于输出所述周期信号。
可选地，所述第一寄存器为：EAX寄存器。
可选地，所述防护走线设置在所述密码芯片的上方。
可选地，所述延时链由串联的多个信号延时器构成；
所述信号延时器包括：第二寄存器和延时单元，且该信号延时器中第二寄存器的第一输入端连接对应延时单元的输出端；
所述信号延时值器中第二寄存器的第二输入端连接所述时钟信号，输出端连接所述加法器。
可选地，所述第二寄存器为：EAX寄存器。
可选地，所述延时单元为：BD600延时器。
可选地，所述电磁注入检测电路还包括：第三寄存器；
所述第三寄存器的第一输入端连接所述异或门的输出端，第二输入端连接所述时钟信号，输出端连接所述加法器。
可选地，所述信号发生器为：脉冲信号发生器。
本申请第二方面提供了一种密码芯片，包括：主控模块、加密模块和任一项第一方面所述的电磁注入检测电路；
所述加密器、所述电磁注入检测电路均和所述主控器连接。
从以上技术方案可以看出，本申请具有以下优点：
本申请提供了一种电磁注入检测电路，该电磁注入检测电路装配于密码芯片上，且电磁注入检测电路包括：信号发生器、异或门、延时链、加法器和比较器；信号发生器，用于生成周期信号；异或门的第一输入端通过防护走线连接信号发生器的输出端，第二输入端通过直连线路连接信号发生器的输出端；延时链的第一输入端连接异或门的输出端，第二输入端连接有时钟信号；加法器的输入端连接延时链的输出端，输出端连接比较器的第一输入端；比较器的第二输入端连接有预置参考值。解决了现有密码芯片的电磁注入检测方法，不能及时发现电磁注入，检测准确率较低的技术问题。
附图说明
为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其它的附图。
图1为本申请实施例中一种电磁注入检测电路的实施例的结构示意图；
图2为本申请实施例中电磁注入检测电路的寄存器的结构示意图；
图3为本申请实施例中一种密码芯片的实施例的结构示意图。
具体实施方式
本申请实施例提供了一种电磁注入检测电路和密码芯片，解决了现有密码芯片的电磁注入检测方法，不能及时发现电磁注入，检测准确率较低的技术问题。
为了使本技术领域的人员更好地理解本申请方案，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
请参阅图1，图1为本申请实施例中一种电磁注入检测电路的实施例的结构示意图。
本实施例中电磁注入检测电路装配于密码芯片上，该电磁注入检测电路包括：信号发生器、异或门、延时链、加法器和比较器；信号发生器，用于生成周期信号；异或门的第一输入端通过防护走线连接信号发生器的输出端，第二输入端通过直连线路连接信号发生器的输出端；延时链的第一输入端连接异或门的输出端，第二输入端连接有时钟信号；加法器的输入端连接延时链的输出端，输出端连接比较器的第一输入端；比较器的第二输入端连接有预置参考值。
由于防护走线与直连线路存在时间延时差。当延时差经过异或门后会产生一个脉冲信号。
信号发生器生成的周期信号经防护走线和直连线路输入到异或门，异或门基于防护走线和直连线路信号中的周期信号，生成脉冲信号；延时链连接有时钟信号，因此，可以在时钟信号发生变化时，锁存延时链中传输的脉冲信号的输出值；经加法器对延时链中的输出值进行求和后，将该求和值输入至比较器，比较器通过比较该求和值和预置参考值，分辨密码芯片是否受到电磁注入的攻击。当电磁注入出现后，脉冲信号的上升和下降沿会出现抖动，从而使脉冲信号的传输发生延迟或者超前。通过检测脉冲信号的延迟可以评估是否发生了电磁注入。
比较器输出低电平信号时，说明密码芯片受到了电磁注入的攻击，反之，输出高电平信号时，密码芯片未受到电磁注入的攻击。比较器在具体比较时，将加法器的输出和预置参考值进行比较，当加法器的输出大于预置参考值时，比较器输出低电平信号，密码芯片受到了电磁注入的攻击；当加法器的输出小于预置参考值时，比较器输出高电平信号，密码芯片未收到电磁注入的攻击。
可以理解的是，本实施例中的加法器可以是现有的多种结构，只要能实现数据的求和即可，例如：由异或门构成的加法器。同理，比较器也具有多种实现方式，只要能实现数据比较即可，例如：运算放大器电压比较器。
本实施例中的电磁注入检测电路装配于密码芯片上，且电磁注入检测电路包括：信号发生器、异或门、延时链、加法器和比较器；信号发生器，用于生成周期信号；异或门的第一输入端通过防护走线连接信号发生器的输出端，第二输入端通过直连线路连接信号发生器的输出端；延时链的第一输入端连接异或门的输出端，第二输入端连接有时钟信号；加法器的输入端连接延时链的输出端，输出端连接比较器的第一输入端；比较器的第二输入端连接有预置参考值。解决了现有密码芯片的电磁注入检测方法，不能及时发现电磁注入，检测准确率较低的技术问题。
以上为本申请实施例提供的一种电磁注入检测电路的实施例一，以下为本申请实施例提供的一种电磁注入检测电路的实施例二。
请参阅图1，图1为本申请实施例中一种电磁注入检测电路的实施例的结构示意图。
本实施例中电磁注入检测电路装配于密码芯片上，该电磁注入检测电路包括：信号发生器、异或门、延时链、加法器和比较器；信号发生器，用于生成周期信号；异或门的第一输入端通过防护走线连接信号发生器的输出端，第二输入端通过直连线路连接信号发生器的输出端；延时链的第一输入端连接异或门的输出端，第二输入端连接有时钟信号；加法器的输入端连接延时链的输出端，输出端连接比较器的第一输入端；比较器的第二输入端连接有预置参考值。
进一步地，如图2所示，在一种可选实施方式中，本实施例中的信号发生器包括：与门和第一寄存器；与门的第一输入端连接使能信号，第二输入端连接第一寄存器的第一输出端，输出端连接第一寄存器的第一输入端；第一寄存器的第二输入端连接时钟信号，第二输出端用于输出周期信号。
具体地，本实施例中的第一寄存器为：EAX寄存器。需要说明的是，本实施例中的EAX寄存器仅仅是一种示意性的举例说明，本领域技术人员可以根据需要灵活选择第一寄存器的类型和型号等。
可以理解的是，本实施例中的防护走线具体部署时，将其设置于密码芯片中加密模块的上方，用于测试电磁信号的注入。
如图1所示，本实施例中的延时链由串联的多个信号延时器构成；信号延时器包括：第二寄存器和延时单元，且该信号延时器中第二寄存器的第一输入端连接对应延时单元的输出端；信号延时值器中第二寄存器的第二输入端连接时钟信号，输出端连接加法器。
具体地，本实施例中的第二寄存器为：EAX寄存器。
可选地，本实施例中的延时单元为：BD600延时器。可以理解的是，本实施例中的延时单元还可以为现有其他具有延时功能的结构，本实施例中不再一一限定和赘述。
进一步地，本实施例中的电磁注入检测电路还包括：第三寄存器；第三寄存器的第一输入端连接异或门的输出端，第二输入端连接时钟信号，输出端连接加法器。
可选地，本实施例中的信号发生器为：脉冲信号发生器。脉冲信号发生器可产生宽度、幅度和重复频率可调的矩形脉冲。脉冲发生器主要由主控振荡器、延时级、脉冲形成级、输出级和衰减器等组成。主控振荡器通常为多谐振荡器之类的电路，除能自激振荡外，主要按触发方式工作。通常在外加触发信号之后首先输出一个前置触发脉冲，以便提前触发示波器等观测仪器，然后再经过一段可调节的延迟时间才输出主信号脉冲，其宽度可以调节。
进一步地，为了每次对比的信号可比例，采用高电平信号作为比较源，即周期信号为周期性的高电平信号。可以理解的是，该周期信号也可以为周期性的低电平信号。本领域技术人员可以根据需要进行设置。
由于单个延时单元的延时通常较小，本实施例采用延时链模块的方式实现，将接收到的脉冲信号传递到延时链模块后，脉冲信号沿着延时链模块传递。由于发送脉冲信号是在时钟的控制下进行的，在下一个时钟信号到来后(假定信号延迟远小于1个时钟周期，大于一个时钟周期时可以多等待几个时钟周期)，寄存器在时钟的控制下对延时单元的输出进行锁存。当脉冲信号传递到的寄存器锁存输出为1，未到达信号锁存输出为0。通过比较1的数量(即加法器的输出)和正常未被干扰时的1的数量(预置参考值)，判断密码芯片是否发生了电磁注入攻击。
本实施例中的电磁注入检测电路装配于密码芯片上，且电磁注入检测电路包括：信号发生器、异或门、延时链、加法器和比较器；信号发生器，用于生成周期信号；异或门的第一输入端通过防护走线连接信号发生器的输出端，第二输入端通过直连线路连接信号发生器的输出端；延时链的第一输入端连接异或门的输出端，第二输入端连接有时钟信号；加法器的输入端连接延时链的输出端，输出端连接比较器的第一输入端；比较器的第二输入端连接有预置参考值。解决了现有密码芯片的电磁注入检测方法，不能及时发现电磁注入，检测准确率较低的技术问题。
以上为本申请实施例提供的一种电磁注入检测电路的实施例二，以下为本申请实施例提供的一种密码芯片的实施例。
请参阅图3，图3为本申请实施例中一种密码芯片的实施例的结构示意图。
本实施例中的密码芯片包括：主控模块、加密模块和如前述实施例的电磁注入检测电路；加密器、电磁注入检测电路均和主控器连接。
本实施例中，通过电磁注入检测电路分辨密码芯片是否受到电磁注入的攻击，在电磁注入密码芯片的过程中，可以及时发现电磁注入的攻击，解决了现有密码芯片的电磁注入检测方法，不能及时发现电磁注入，检测准确率较低的技术问题。
以上所述，以上实施例仅用以说明本申请的技术方案，而非对其限制；尽管参照前述实施例对本申请进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本申请各实施例技术方案的精神和范围。
Claims (10)
1.一种电磁注入检测电路，其特征在于，所述电磁注入检测电路装配于密码芯片上；
所述电磁注入检测电路包括：信号发生器、异或门、延时链、加法器和比较器；
所述信号发生器，用于生成周期信号；
所述异或门的第一输入端通过防护走线连接所述信号发生器的输出端，第二输入端通过直连线路连接所述信号发生器的输出端；
所述延时链的第一输入端连接所述异或门的输出端，第二输入端连接有时钟信号；
所述加法器的输入端连接所述延时链的输出端，输出端连接所述比较器的第一输入端；
所述比较器的第二输入端连接有预置参考值。
2.根据权利要求1所述的电磁注入检测电路，其特征在于，所述信号发生器包括：与门和第一寄存器；
所述与门的第一输入端连接使能信号，第二输入端连接所述第一寄存器的第一输出端，输出端连接所述第一寄存器的第一输入端；
所述第一寄存器的第二输入端连接所述时钟信号，第二输出端用于输出所述周期信号。
3.根据权利要求2所述的电磁注入检测电路，其特征在于，所述第一寄存器为：EAX寄存器。
4.根据权利要求1所述的电磁注入检测电路，其特征在于，所述防护走线设置在所述密码芯片的上方。
5.根据权利要求1所述的电磁注入检测电路，其特征在于，所述延时链由串联的多个信号延时器构成；
所述信号延时器包括：第二寄存器和延时单元，且该信号延时器中第二寄存器的第一输入端连接对应延时单元的输出端；
所述信号延时值器中第二寄存器的第二输入端连接所述时钟信号，输出端连接所述加法器。
6.根据权利要求5所述的电磁注入检测电路，其特征在于，所述第二寄存器为：EAX寄存器。
7.根据权利要求5所述的电磁注入检测电路，其特征在于，所述延时单元为：BD600延时器。
8.根据权利要求1所述的电磁注入检测电路，其特征在于，还包括：第三寄存器；
所述第三寄存器的第一输入端连接所述异或门的输出端，第二输入端连接所述时钟信号，输出端连接所述加法器。
9.根据权利要求1所述的电磁注入检测电路，其特征在于，所述信号发生器为：脉冲信号发生器。
10.一种密码芯片，其特征在于，包括：主控器、加密器和如权利要求1至9中任一项所述的电磁注入检测电路；
所述加密器、所述电磁注入检测电路均和所述主控器连接。
Priority Applications (1)
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| CN202222745960.3U CN218122643U (zh) | 2022-10-18 | 2022-10-18 | 一种电磁注入检测电路和密码芯片 |
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| Application Number | Priority Date | Filing Date | Title |
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| CN202222745960.3U CN218122643U (zh) | 2022-10-18 | 2022-10-18 | 一种电磁注入检测电路和密码芯片 |
Publications (1)
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| CN218122643U true CN218122643U (zh) | 2022-12-23 |
Family
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