CN217847936U - 一种异构芯片高密度互连的扇出型封装结构 - Google Patents
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Abstract
本实用新型涉及集成电路封装技术领域，具体公开了一种异构芯片高密度互连的扇出型封装结构，包括第一异构芯片、高密度互连单元、第二异构芯片、晶圆级塑封体、再布线层以及焊球，所述晶圆级塑封体的内部分别塑封有所述第一异构芯片、高密度互连单元和第二异构芯片，所述晶圆级塑封体的下表面形成所述再布线层，所述再布线层下表面的UBM处设有若干个所述焊球，所述焊球用于实现信号的引出。本实用新型提供的异构芯片高密度互连的扇出型封装结构,突破传统RDL技术再布线层数限制，实现异构芯片高密度互连的晶圆级封装，安全可靠。
Description
技术领域
本实用新型涉及集成电路封装技术领域，尤其涉及一种异构芯片高密度互连的扇出型封装结构。
背景技术
随着电子产品向小型化、高性能、高可靠等方向发展，系统集成度也日益提高，晶体管的特征尺寸缩小到10nm以下。在这种情况下，量子隧穿效应导致的漏电会非常严重，靠进一步缩小集成电路的特征尺寸和互连线的线宽来提高性能的方式受到材料物理特性和设备工艺的限制，传统的摩尔定律已经很难继续发展下去。
扇出型封装能有效提高传输、功耗和可靠性等方面的性能，因此，扇出型封装被认为是延续和超越摩尔定律的重手段之一。扇出型封装使用再布线（RDL）技术将不同芯片连接在一起，是非常重要的互连技术。随着集成电路芯片性能的提升和向小型化发展，芯片之间的互连密度急剧增加，迫使RDL层数不断增加。然而，受到设备、材料和工艺水平的限制，制备多层RDL层（4层及以上）难度极大、成本很高，已无法满足高互连密度的发展需求。因此，为了满足目前微电子系统高性能、高互连密度的发展需求，亟需开发一种异构芯片高密度互连的扇出型封装结构。
发明内容
本实用新型的目的在于克服现有技术中存在的不足，提供了一种异构芯片高密度互连的扇出型封装结构，能有效突破传统RDL技术布线层数的限制，实现高密度互连的扇出型封装以及系统封装，节约成本、安全可靠。
作为本实用新型的一个方面，提供一种异构芯片高密度互连的扇出型封装结构，包括第一异构芯片、高密度互连单元、第二异构芯片、晶圆级塑封体、再布线层以及焊球，所述晶圆级塑封体的内部分别塑封有所述第一异构芯片、高密度互连单元和第二异构芯片，所述晶圆级塑封体的下表面形成所述再布线层，所述再布线层下表面的UBM处设有若干个所述焊球，所述焊球用于实现信号的引出。
进一步地，所述第一异构芯片和第二异构芯片的衬底材料均包括Si、GaAs、GaN或SiC。
进一步地，所述高密度互连单元的数量至少为1个。
进一步地，所述高密度互连单元的衬底材料包括Si或玻璃。
进一步地，所述焊球的材料包括SnPb、SnAg或SnAgCu。
本实用新型提供的异构芯片高密度互连的扇出型封装结构具有以下优点：
（1）将高密度互连单元和异构芯片通过扇出封装实现互连，从而弥补RDL布线层数限制的不足，可满足高性能、高集成密度的微系统封装的应用需求；
（2）由于扇出封装的模封树脂太薄，且和芯片的CTE差异较大，微小的变形和温度变化就会造成光刻过程中的对准精度，进而降低生产良率；本实用新型可减少RDL布线层数，从而降低因RDL层数过多带来的对准精度偏差，提高生产良率；
（3）从成本角度来看，RDL在扇出型封装中的成本占比非常高，尤其是2、3层以上成本占比就非常高了；本实用新型可以有效减少RDL层数，从而明显节约成本，因而本实用新型具有较大的经济价值和实用价值。
附图说明
附图是用来提供对本实用新型的进一步理解，并且构成说明书的一部分，与下面的具体实施方式一起用于解释本实用新型，但并不构成对本实用新型的限制。
图1为本实用新型将临时键合膜压到金属载板的示意图。
图2为本实用新型将异构芯片和高密度互连单元贴装到金属载板的示意图。
图3为本实用新型利用晶圆级塑封工艺将异构芯片和高密度互连单元进行灌封得到重构晶圆的示意图。
图4为本实用新型将金属载板和临时建合膜剥离后的示意图。
图5为本实用新型利用晶圆级扇出工艺制备得到再布线和UBM的示意图。
图6为本实用新型在再布线层的UBM处晶圆级植球后的示意图。
附图标记说明：101-临时键合膜；102-金属载板；103-第一异构芯片；104-高密度互连单元；105-第二异构芯片；106-晶圆级塑封体；107-再布线层；108-焊球。
具体实施方式
需要说明的是，在不冲突的情况下，本实用新型中的实施例及实施例中的特征可以相互结合。下面将参考附图并结合实施例来详细说明本实用新型。
为了使本领域技术人员更好地理解本实用新型方案，下面将结合本实用新型实施例中的附图，对本实用新型实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本实用新型一部分的实施例，而不是全部的实施例。基于本实用新型中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本实用新型保护的范围。
需要说明的是，本实用新型的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本实用新型的实施例。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包括，例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。
在本实用新型实施例中提供了一种异构芯片高密度互连的扇出型封装结构，图6为本实用新型异构芯片高密度互连的扇出型封装结构的最终结构示意图，如图6所示，包括第一异构芯片103、高密度互连单元104、第二异构芯片105、晶圆级塑封体106、再布线层107以及焊球108，所述晶圆级塑封体106的内部分别塑封有所述第一异构芯片103、高密度互连单元104和第二异构芯片105，所述晶圆级塑封体106的下表面形成所述再布线层107，所述再布线层107下表面的UBM处设有若干个所述焊球108，所述焊球108用于实现信号的引出。
优选地，所述第一异构芯片103和第二异构芯片105的衬底材料均包括Si、GaAs、GaN或SiC。
优选地，所述高密度互连单元104的数量至少为1个。
优选地，所述高密度互连单元104的衬底材料包括Si或玻璃，是由常规CMOS工艺制得的线宽和线距极小的互连单元。
优选地，所述焊球108的材料包括SnPb、SnAg或SnAgCu。
需要说明的是，UBM为凸点下金属化层。
在本实用新型实施例中提供了一种异构芯片高密度互连的扇出型封装方法，如图1-6所示，上述异构芯片高密度互连的扇出型封装结构可以通过下述具体封装方法制备得到，所述异构芯片高密度互连的扇出型封装方法包括如下步骤：
如图1所示，步骤S1：提供金属载板102和临时键合膜101，在所述金属载板102上涂覆所述临时键合膜101；
如图2所示，步骤S2：利用高精度装片机，将第一异构芯片103、高密度互连单元104和第二异构芯片105分别通过所述临时键合膜101装贴在所述金属载板102上；
需要说明的是，将异构芯片和高密度互连单元采用face down工艺装贴在金属载板上。
如图3所示，步骤S3：基于晶圆级塑封工艺，使用晶圆级塑封体106将所述第一异构芯片103、高密度互连单元104和第二异构芯片105进行灌封得到二次重构树脂晶圆；
如图4所示，步骤S4：采用解键合技术，将所述临时键合膜101和金属载板102剥离；
如图5所示，步骤S5：在所述二次重构树脂晶圆的下表面形成再布线层107，实现异构芯片的高密度互连；
如图6所示，步骤S6：在所述再布线层107下表面的UBM处设有若干个焊球108，通过焊球108实现信号的引出。
需要说明的是，对二次重构树脂晶圆进行划片处理得到最终的封装结构。
优选地，所述金属载板102的厚度不小于1mm，所述临时键合膜101的厚度不小于100μm。
优选地，还包括如下步骤：使用PI胶和晶圆级多层再布线工艺，在所述二次重构树脂晶圆的下表面形成再布线层107。
优选地，所述晶圆级多层再布线工艺是一种金属层和钝化层交叠的布线工艺；所述再布线层107至少包括1层金属层；所述钝化层的厚度大于形成的金属层，且所述钝化层包覆金属层；所述金属层的厚度均不小于2μm，所述钝化层的厚度均不小于5μm。
优选地，在所述UBM处植球的工艺包括晶圆级植球或刷锡膏。
可以理解的是，以上实施方式仅仅是为了说明本实用新型的原理而采用的示例性实施方式，然而本实用新型并不局限于此。对于本领域内的普通技术人员而言，在不脱离本实用新型的精神和实质的情况下，可以做出各种变型和改进，这些变型和改进也视为本实用新型的保护范围。
Claims (5)
1.一种异构芯片高密度互连的扇出型封装结构，其特征在于，包括第一异构芯片（103）、高密度互连单元（104）、第二异构芯片（105）、晶圆级塑封体（106）、再布线层（107）以及焊球（108），所述晶圆级塑封体（106）的内部分别塑封有所述第一异构芯片（103）、高密度互连单元（104）和第二异构芯片（105），所述晶圆级塑封体（106）的下表面形成所述再布线层（107），所述再布线层（107）下表面的UBM处设有若干个所述焊球（108），所述焊球（108）用于实现信号的引出。
2.根据权利要求1所述的异构芯片高密度互连的扇出型封装结构，其特征在于，所述第一异构芯片（103）和第二异构芯片（105）的衬底材料均为Si、GaAs、GaN或SiC。
3.根据权利要求1所述的异构芯片高密度互连的扇出型封装结构，其特征在于，所述高密度互连单元（104）的数量至少为1个。
4.根据权利要求1所述的异构芯片高密度互连的扇出型封装结构，其特征在于，所述高密度互连单元（104）的衬底材料为Si或玻璃。
5.根据权利要求1所述的异构芯片高密度互连的扇出型封装结构，其特征在于，所述焊球（108）的材料为SnPb、SnAg或SnAgCu。
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| Application Number | Priority Date | Filing Date | Title |
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| CN202221539232.0U CN217847936U (zh) | 2022-06-20 | 2022-06-20 | 一种异构芯片高密度互连的扇出型封装结构 |
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| CN202221539232.0U Active CN217847936U (zh) | 2022-06-20 | 2022-06-20 | 一种异构芯片高密度互连的扇出型封装结构 |
Country Status (1)
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2022
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| GR01 | Patent grant |