CN217770049U - 一种射频大功率pin spdt开关的驱动电路 - Google Patents
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Abstract
本实用新型公开了一种射频大功率PIN SPDT开关的驱动电路，包括：DC‑DC半桥驱动芯片DRV以及两个结构相同的信号输出电路；DC‑DC半桥驱动芯片DRV的高边驱动输出引脚HO和低边驱动输出引脚LO分别与每一信号输出电路连接；每一信号输出电路的PMOS/NMOS管对的漏极作为输出端连接至射频大功率PINSPDT开关的输入端。本实用新型利用DC‑DC半桥驱动芯片DRV固有的时序控制功能，对控制射频大功率PIN SPDT开关输入的信号输出电路进行时序控制，防止上、下管同时导通导致元件烧毁，且采用一个DC‑DC半桥驱动芯片DRV即可控制两个信号输出电路，提高了电路整体的可靠性，降低了电路成本。
Description
技术领域
本实用新型属于大功率射频PIN SPDT开关技术领域，具体涉及一种射频大功率PIN SPDT开关的驱动电路。
背景技术
射频PIN二极管是电流驱动型半导体开关器件，利用射频PIN二极管制作的SPDT(Single Pole Double Throw，单刀双掷)串并联开关同时包含有串联PIN二极管和并联PIN二极管，且串联/并联PIN二极管交替导通或截止，因此与SPDT开关匹配的驱动电路需要能够提供双向驱动电流。传统的小功率串并联PIN SPDT有标准的低压驱动电路芯片，因此通常无需特别开发相匹配的驱动电路。但是对于大功率射频PIN开关，由于大功率PIN二极管固有的高载流子复合时间，要达到足够的开关速度，需要在状态切换的过渡区间有高的关断电压或高的开通电流，但现有的高压驱动电路没有通用的驱动芯片可选用，只能独立开发设计。
现有技术中，接成图腾柱的MOSFET管对可以提供双向稳态驱动电流，但对于进行高电压工作的开关驱动电路，需要非常精细地控制上下管的时序，防止因两管同时导通而导致热烧毁。而为了产生这样的控制时序，现有技术中使用施密特触发器加RC延时电路来实现，但是这需要相当多的逻辑门器件，导致电路结构复杂，电路成本较高。
实用新型内容
本实用新型的目的是提供一种射频大功率PIN SPDT开关的驱动电路，用以解决现有技术中存在的至少一个上述问题。
为了实现上述目的，本实用新型采用以下技术方案：
一方面提供一种射频大功率PIN SPDT开关的驱动电路，包括：DC-DC半桥驱动芯片DRV以及两个结构相同的信号输出电路；
所述DC-DC半桥驱动芯片DRV的输入端分别接+5V电源电压和可调电阻RDT，所述DC-DC半桥驱动芯片DRV的输出端设有多个输出引脚，其中，高边驱动输出引脚HO和低边驱动输出引脚LO分别与每一信号输出电路连接；
每一信号输出电路包括上管驱动单元和下管驱动单元，其中，第一信号输出电路的上管驱动单元和第二信号输出电路的下管驱动单元分别与低边驱动输出引脚LO连接，第一信号输出电路的下管驱动单元和第二信号输出电路的上管驱动单元分别与高边驱动输出引脚HO连接；
其中，每一上管驱动单元采用标准的PMOS控制电路以生成+28V电压，每一下管驱动单元采用标准的NMOS极性转换电路以生成-5V电压，且每一PMOS/NMOS管对的漏极作为输出端连接至射频大功率PIN SPDT开关的输入端。
在一种可能的设计中，所述DC-DC半桥驱动芯片DRV还设有自举电容引脚VB和浮点输出引脚VS，其中，自举电容引脚VB悬空，浮点输出引脚VS接地。
在一种可能的设计中，所述DC-DC半桥驱动芯片DRV包括死区控制电路单元U1，所述死区控制电路单元U1的高边输出端连接至电平转移单元U2的输入端，低边输出端连接至第一RS触发器U4的输入端，所述电平转移单元U2的输出端连接至第二RS触发器U3的输入端，所述第二RS触发器U3的输出端分别连接至第一PNP管Q1的基极和第一NPN管Q2的基极，第一PNP管Q1的集电极连接至5V电源电压，第一PNP管Q1的发射极与第一NPN管Q2的发射极连接后通过高边驱动输出引脚HO进行输出，所述第一NPN管Q2的集电极通过浮点输出引脚VS进行接地；
所述第一RS触发器U4的输出端分别与第二PNP管Q3的基极和第二NPN管Q4的基极连接，第二PNP管Q3的集电极连接至5V电源电压，第二PNP管Q3的发射极与第二NPN管Q4的发射极连接后通过低边驱动输出引脚LO进行输出，第二NPN管Q4的集电极接地。
在一种可能的设计中，PMOS控制电路包括第一PMOS控制电路，第一PMOS控制电路包括第一电阻R1、第二电阻R2、第一NOMS管Q5、第三PNP管Q6、第三NPN管Q7以及第一PNOM管Q8；
所述第一电阻R1的一端分别与第三PNP管Q6的集电极和第一PNOM管Q8的源极连接，所述第一电阻R1的另一端分别与第二电阻R2的一端、第三PNP管Q6的栅极和第三NPN管Q7的栅极连接，所述第二电阻R2的另一端与第一NOMS管Q5的漏极连接，第一NOMS管Q5的栅极与低边驱动输出引脚LO连接，第一NOMS管Q5的衬底和源极连接后接地；
第三PNP管Q6的发射极与第三NPN管Q7的发射极连接后与第一PNOM管Q8的栅极连接，第三NPN管Q7的集电极接地，第一PNOM管Q8的漏极与NMOS极性转换电路连接。
在一种可能的设计中，NMOS极性转换电路包括第一NMOS极性转换电路，第一NMOS极性转换电路包括第四NPN管Q9、第三电阻R3、第四电阻R4和第二NOMS管Q10；
第四NPN管Q9的发射极与高边驱动输出引脚HO连接，第四NPN管Q9的基极与第三电阻R3连接后接地，第四NPN管Q9的集电极分别与第三电阻R4的一端和第二NOMS管Q10的栅极连接，第二NOMS管Q10的漏极与第一PNOM管Q8的漏极连接，第二NOMS管Q10的衬底和源极连接后与第四电阻的第二端连接。
在一种可能的设计中，射频大功率PIN SPDT开关包括第一输入端和第二输入端，第一输入端与第一信号输出电路的输出端连接，第二输入端与第二信号输出电路的输出端连接；
还包括依次串联的电容C1、PIN二极管D2、PIN二极管D3和电容C2，与第一输入端依次连接的电感L1和PIN二极管D1，与第二输入端依次连接的电感L2和PIN二极管D4，依次连接的电阻R0、电感L0和电容C0；
其中，PIN二极管D1的负极连接在电容C1和PIN二极管D2之间，PIN二极管D4的负极连接在电容C3和PIN二极管D3之间，电感L0和电容C0的连接线与PIN二极管D2和PIN二极管D3的连接线交叉。
在一种可能的设计中，-5V电压可控制开通并联PIN二极管D1或D4，关断串联PIN二极管D2或D3；+28电压可控制开通串联PIN二极管D2或D3，关断并联PIN二极管D1或D4。
在一种可能的设计中，所述DC-DC半桥驱动芯片DRV的型号为IRS2795。
有益效果：
本实用新型利用DC-DC半桥驱动芯片DRV固有的时序控制功能，对控制射频大功率PIN SPDT开关输入的信号输出电路进行时序控制，具体是对PMOS/NMOS管对的控制时序进行控制，以防上、下管同时导通导致元件烧毁，损坏电路。且采用一个DC-DC半桥驱动芯片DRV即可控制两个信号输出电路，无需使用多个逻辑门来得到需要的控制时序，结果使得外部电路元件数减少，提高了电路整体的可靠性，降低了电路成本。
附图说明
图1为本实施例提供的射频大功率PIN SPDT开关的驱动电路的电路原理图；
图2为本实施例提供的射频大功率PIN SPDT开关的电路原理图。
具体实施方式
为了更清楚地说明本实用新型实施例或现有技术中的技术方案，下面将结合附图和实施例或现有技术的描述对本实用新型作简单地介绍，显而易见地，下面关于附图结构的描述仅仅是本实用新型的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。在此需要说明的是，对于这些实施例方式的说明用于帮助理解本实用新型，但并不构成对本实用新型的限定。
实施例
如图1和图2所示，本实施例一方面提供一种射频大功率PIN SPDT开关的驱动电路，包括：DC-DC半桥驱动芯片DRV以及两个结构相同的信号输出电路，优选的，所述DC-DC半桥驱动芯片DRV的型号为IRS2795；
所述DC-DC半桥驱动芯片DRV的输入端分别接+5V电源电压和可调电阻RDT，所述DC-DC半桥驱动芯片DRV的输出端设有多个输出引脚，其中，有自举电容引脚VB和浮点输出引脚VS，自举电容引脚VB悬空，浮点输出引脚VS接地，高边驱动输出引脚HO和低边驱动输出引脚LO分别与每一信号输出电路连接；
每一信号输出电路包括上管驱动单元和下管驱动单元，其中，第一信号输出电路的上管驱动单元和第二信号输出电路的下管驱动单元分别与低边驱动输出引脚LO连接，第一信号输出电路的下管驱动单元和第二信号输出电路的上管驱动单元分别与高边驱动输出引脚HO连接；
其中，每一上管驱动单元采用标准的PMOS控制电路以生成+28V电压，每一下管驱动单元采用标准的NMOS极性转换电路以生成-5V电压，且每一PMOS/NMOS管对的漏极作为输出端连接至射频大功率PIN SPDT开关的输入端。
其中，射频大功率PIN SPDT开关包括第一输入端CTL1和第二输入端CTL2，第一输入端CTL1与第一信号输出电路的输出端连接，第二输入端CTL2与第二信号输出电路的输出端连接；还包括依次串联的电容C1、PIN二极管D2、PIN二极管D3和电容C2，与第一输入端依次连接的电感L1和PIN二极管D1，与第二输入端依次连接的电感L2和PIN二极管D4，依次连接的电阻R0、电感L0和电容C0；其中，PIN二极管D1的负极连接在电容C1和PIN二极管D2之间，PIN二极管D4的负极连接在电容C3和PIN二极管D3之间，电感L0和电容C0的连接线与PIN二极管D2和PIN二极管D3的连接线交叉。
其中，需要说明的是，由于-5V电压可控制开通并联PIN二极管D1或D4，关断串联PIN二极管D2或D3；+28电压可控制开通串联PIN二极管D2或D3，关断并联PIN二极管D1或D4。由于任何控制状态，+28V或-5V控制电压均需要控制一个二极管处于正向导通状态，因此产生控制电压CTL1和CTL2的驱动电路需要具有双向驱动能力，本实施例使用PMOS/NMOS管对可以实现这种双向驱动能力。但由于涉及高控制电压(+28V)，PMOS/NMOS管对的控制时序必须严格控制，以防上、下管同时导通导致元件烧毁。虽然产生这种时序控制电路可以用斯密特触发器结合RC延时来实现，但需要不少的逻辑门，电路结构复杂，成本较高，因此本实施例采用DC-DC半桥驱动芯片内带的死区控制功能来得到需要的控制信号。
在一种可能的设计中，所述DC-DC半桥驱动芯片DRV包括死区控制电路单元U1，所述死区控制电路单元U1的高边输出端连接至电平转移单元U2的输入端，低边输出端连接至第一RS触发器U4的输入端，所述电平转移单元U2的输出端连接至第二RS触发器U3的输入端，所述第二RS触发器U3的输出端分别连接至第一PNP管Q1的基极和第一NPN管Q2的基极，第一PNP管Q1的集电极连接至5V电源电压，第一PNP管Q1的发射极与第一NPN管Q2的发射极连接后通过高边驱动输出引脚HO进行输出，所述第一NPN管Q2的集电极通过浮点输出引脚VS进行接地；所述第一RS触发器U4的输出端分别与第二PNP管Q3的基极和第二NPN管Q4的基极连接，第二PNP管Q3的集电极连接至5V电源电压，第二PNP管Q3的发射极与第二NPN管Q4的发射极连接后通过低边驱动输出引脚LO进行输出，第二NPN管Q4的集电极接地。
在一种可能的设计中，PMOS控制电路包括第一PMOS控制电路，第一PMOS控制电路包括第一电阻R1、第二电阻R2、第一NOMS管Q5、第三PNP管Q6、第三NPN管Q7以及第一PNOM管Q8；
所述第一电阻R1的一端分别与第三PNP管Q6的集电极和第一PNOM管Q8的源极连接，所述第一电阻R1的另一端分别与第二电阻R2的一端、第三PNP管Q6的栅极和第三NPN管Q7的栅极连接，所述第二电阻R2的另一端与第一NOMS管Q5的漏极连接，第一NOMS管Q5的栅极与低边驱动输出引脚LO连接，第一NOMS管Q5的衬底和源极连接后接地；
第三PNP管Q6的发射极与第三NPN管Q7的发射极连接后与第一PNOM管Q8的栅极连接，第三NPN管Q7的集电极接地，第一PNOM管Q8的漏极与NMOS极性转换电路连接。
其中，需要说明的是，PMOS控制电路还包括第二PMOS控制电路，第二PMOS控制电路的电路结构与第一PMOS控制电路完全相同，区别仅在于第二PMOS控制电路的第一NOMS管Q5的栅极与高边驱动输出引脚LO连接，从而可以实现时序交替控制导通。
在一种可能的设计中，NMOS极性转换电路包括第一NMOS极性转换电路，第一NMOS极性转换电路包括第四NPN管Q9、第三电阻R3、第四电阻R4和第二NOMS管Q10；
第四NPN管Q9的发射极与高边驱动输出引脚HO连接，第四NPN管Q9的基极与第三电阻R3连接后接地，第四NPN管Q9的集电极分别与第三电阻R4的一端和第二NOMS管Q10的栅极连接，第二NOMS管Q10的漏极与第一PNOM管Q8的漏极连接，第二NOMS管Q10的衬底和源极连接后与第四电阻的第二端连接。
其中，需要说明的是，NMOS极性转换电路还包括第二NMOS极性转换电路，第二NMOS极性转换电路与第一NMOS极性转换电路的电路结构完全相同，区别仅在于第二NMOS极性转换电路的第四NPN管Q9的发射极与低边驱动输出引脚LO连接，从而可以实现时序交替控制导通。
基于上述公开的内容，本实施例中的电路工作原理具体如下：
DC-DC半桥驱动芯片DRV的死区控制电路单元U1用于产生随控制输入TTL变化的两路输出，其中，死区控制电路单元U1的高边输出发送到电平转移单元U2的输入端，电平转移单元U2的输出端发送到第二RS触发器U3的输入端，第二RS触发器U3的输出端发送到PNP/NPN晶体管对Q1/Q2的基极，Q1/Q2的发射极对应DC-DC半桥驱动芯片DRV的高边驱动输出引脚HO，引脚HO连接到第一下管驱动单元中Q9的发射极和第二上管驱动单元中Q11的栅极，死区控制电路单元U1的低边输出传输到第一RS触发器U4的输入端，第一RS触发器U4的输出送到PNP/NPN晶体管对Q3/Q4，晶体管对Q3/Q4的发射极通过低边驱动输出引脚LO连接到第一上管驱动单元中Q5的栅极和第二下管驱动单元中Q15的发射极，浮点输出引脚VS接地，自举电容引脚VB悬空；由于死区控制电路单元U1已经实现了完整的延时逻辑控制，只需在引脚DT外接电阻RDT到地，通过调整RDT的值即可控制第一信号输出电路和第二信号输出电路的工作时序，保证每一信号输出电路中的上下管不会出现同时导通而烧毁的情况。
由于DC-DC半桥控制芯片DRV的浮点输出引脚VS接地，自举电容引脚VB悬空，这种电路并不依赖自举电容，因此具备上管常开能力。上管驱动电路SU1、SU2使用标准的PMOS控制电路；下管驱动电路SL1、SU2先使用PNP双极晶体管Q9、Q15进行电压极性转换，再结合NMOS管Q10、Q16，使得DRV输出的+5V逻辑电平可以用来产生-5V逻辑电平。其中，控制信号CTL1的产生方式为：高边驱动输出引脚HO接PMOS管Q14的电平转移MOS管Q11的栅极，低边驱动输出LO接NMOS管Q16的电平转移双极PNP晶体管Q15的发射极；PMOS/NMOS管对Q14/Q16的漏极连接在一起，作为控制信号CTL1(+28V/-5V)的输出点。控制信号CTL2的产生方式与CTL1相同，两者正好是互补关系，从而为PIN二极管提供控制电流。
基于上述公开的内容，本实施例利用DC-DC半桥驱动芯片DRV固有的时序控制功能，对控制射频大功率PIN SPDT开关输入的信号输出电路进行时序控制，具体是对PMOS/NMOS管对的控制时序进行控制，以防上、下管同时导通导致元件烧毁，损坏电路。且采用一个DC-DC半桥驱动芯片DRV即可控制两个信号输出电路，无需使用多个逻辑门来得到需要的控制时序，结果使得外部电路元件数减少，提高了电路整体的可靠性，降低了电路成本。
最后应说明的是：以上所述仅为本实用新型的优选实施例而已，并不用于限制本实用新型的保护范围。凡在本实用新型的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本实用新型的保护范围之内。
Claims (8)
1.一种射频大功率PIN SPDT开关的驱动电路，其特征在于，包括：DC-DC半桥驱动芯片DRV以及两个结构相同的信号输出电路；
所述DC-DC半桥驱动芯片DRV的输入端分别接+5V电源电压和可调电阻RDT，所述DC-DC半桥驱动芯片DRV的输出端设有多个输出引脚，其中，高边驱动输出引脚HO和低边驱动输出引脚LO分别与每一信号输出电路连接；
每一信号输出电路包括上管驱动单元和下管驱动单元，其中，第一信号输出电路的上管驱动单元和第二信号输出电路的下管驱动单元分别与低边驱动输出引脚LO连接，第一信号输出电路的下管驱动单元和第二信号输出电路的上管驱动单元分别与高边驱动输出引脚HO连接；
其中，每一上管驱动单元采用标准的PMOS控制电路以生成+28V电压，每一下管驱动单元采用标准的NMOS极性转换电路以生成-5V电压，且每一PMOS/NMOS管对的漏极作为输出端连接至射频大功率PIN SPDT开关的输入端。
2.根据权利要求1所述的射频大功率PIN SPDT开关的驱动电路，其特征在于，所述DC-DC半桥驱动芯片DRV还设有自举电容引脚VB和浮点输出引脚VS，其中，自举电容引脚VB悬空，浮点输出引脚VS接地。
3.根据权利要求2所述的射频大功率PIN SPDT开关的驱动电路，其特征在于，所述DC-DC半桥驱动芯片DRV包括死区控制电路单元U1，所述死区控制电路单元U1的高边输出端连接至电平转移单元U2的输入端，低边输出端连接至第一RS触发器U4的输入端，所述电平转移单元U2的输出端连接至第二RS触发器U3的输入端，所述第二RS触发器U3的输出端分别连接至第一PNP管Q1的基极和第一NPN管Q2的基极，第一PNP管Q1的集电极连接至5V电源电压，第一PNP管Q1的发射极与第一NPN管Q2的发射极连接后通过高边驱动输出引脚HO进行输出，所述第一NPN管Q2的集电极通过浮点输出引脚VS进行接地；
所述第一RS触发器U4的输出端分别与第二PNP管Q3的基极和第二NPN管Q4的基极连接，第二PNP管Q3的集电极连接至5V电源电压，第二PNP管Q3的发射极与第二NPN管Q4的发射极连接后通过低边驱动输出引脚LO进行输出，第二NPN管Q4的集电极接地。
4.根据权利要求1所述的射频大功率PIN SPDT开关的驱动电路，其特征在于，PMOS控制电路包括第一PMOS控制电路，第一PMOS控制电路包括第一电阻R1、第二电阻R2、第一NOMS管Q5、第三PNP管Q6、第三NPN管Q7以及第一PNOM管Q8；
所述第一电阻R1的一端分别与第三PNP管Q6的集电极和第一PNOM管Q8的源极连接，所述第一电阻R1的另一端分别与第二电阻R2的一端、第三PNP管Q6的栅极和第三NPN管Q7的栅极连接，所述第二电阻R2的另一端与第一NOMS管Q5的漏极连接，第一NOMS管Q5的栅极与低边驱动输出引脚LO连接，第一NOMS管Q5的衬底和源极连接后接地；
第三PNP管Q6的发射极与第三NPN管Q7的发射极连接后与第一PNOM管Q8的栅极连接，第三NPN管Q7的集电极接地，第一PNOM管Q8的漏极与NMOS极性转换电路连接。
5.根据权利要求4所述的射频大功率PIN SPDT开关的驱动电路，其特征在于，NMOS极性转换电路包括第一NMOS极性转换电路，第一NMOS极性转换电路包括第四NPN管Q9、第三电阻R3、第四电阻R4和第二NOMS管Q10；
第四NPN管Q9的发射极与高边驱动输出引脚HO连接，第四NPN管Q9的基极与第三电阻R3连接后接地，第四NPN管Q9的集电极分别与第三电阻R4的一端和第二NOMS管Q10的栅极连接，第二NOMS管Q10的漏极与第一PNOM管Q8的漏极连接，第二NOMS管Q10的衬底和源极连接后与第四电阻的第二端连接。
6.根据权利要求1所述的射频大功率PIN SPDT开关的驱动电路，其特征在于，射频大功率PIN SPDT开关包括第一输入端和第二输入端，第一输入端与第一信号输出电路的输出端连接，第二输入端与第二信号输出电路的输出端连接；
还包括依次串联的电容C1、PIN二极管D2、PIN二极管D3和电容C2，与第一输入端依次连接的电感L1和PIN二极管D1，与第二输入端依次连接的电感L2和PIN二极管D4，依次连接的电阻R0、电感L0和电容C0；
其中，PIN二极管D1的负极连接在电容C1和PIN二极管D2之间，PIN二极管D4的负极连接在电容C3和PIN二极管D3之间，电感L0和电容C0的连接线与PIN二极管D2和PIN二极管D3的连接线交叉。
7.根据权利要求6所述的射频大功率PIN SPDT开关的驱动电路，其特征在于，-5V电压可控制开通并联PIN二极管D1或D4，关断串联PIN二极管D2或D3；+28电压可控制开通串联PIN二极管D2或D3，关断并联PIN二极管D1或D4。
8.根据权利要求1所述的射频大功率PIN SPDT开关的驱动电路，其特征在于，所述DC-DC半桥驱动芯片DRV的型号为IRS2795。
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| CN202221802180.1U CN217770049U (zh) | 2022-07-12 | 2022-07-12 | 一种射频大功率pin spdt开关的驱动电路 |
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN118381492A (zh) * | 2024-06-24 | 2024-07-23 | 西南应用磁学研究所(中国电子科技集团公司第九研究所) | 一种大功率pin电子开关高压隔离驱动电路 |
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2022
- 2022-07-12 CN CN202221802180.1U patent/CN217770049U/zh active Active
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN118381492A (zh) * | 2024-06-24 | 2024-07-23 | 西南应用磁学研究所(中国电子科技集团公司第九研究所) | 一种大功率pin电子开关高压隔离驱动电路 |
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|---|---|---|---|
| GR01 | Patent grant | ||
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