CN216435912U - 肖特基势垒器件 - Google Patents

Abstract

本申请涉及半导体技术领域，公开了一种肖特基势垒器件。肖特基势垒器件包括半导体基板，向内部延伸的多个栅极沟槽和每相邻两个栅极沟槽之间有源区上的有源区沟槽，每一栅极沟槽内壁上形成有栅极绝缘层；位于栅极沟槽内的第一金属插塞，位于有源区沟槽的第二金属插塞，且第一金属插塞和第二金属插塞在半导体基板第一表面上电连接；覆盖有源区和有源区沟槽内壁的肖特基势垒层；以及电极层。该肖特基势垒器件通过一道工艺步骤即可同时在有源区半导体基板表面、栅极沟槽和有源区沟槽内沉积势垒金属层，从而在沟槽内构建金属插塞，同时有源区沟槽的设置增加了电流密度，兼顾了器件性能和制备工艺。

Description

肖特基势垒器件

技术领域

本申请涉及半导体技术领域，具体地，涉及一种肖特基势垒器件。

背景技术

肖特基是一种理想的整流器件，通过选择适当功函数的金属与轻掺杂N型半导体接触，即可形成肖特基势垒，构成肖特基结。肖特基器件与二极管类似，具备单向导电性，且正向压降仅有普通PN结二极管的一半。在亚微米甚至深亚微米节点，出现了带有沟槽栅结构的肖特基器件，称为TMBS(Trench MOS Barrier Schottky Diode，沟槽MOS型肖特基势垒二极管)，在平台区(mesa)使用低功函数(work function)的接触金属形成低肖特基势垒(Schottky barrier)以得到低的顺向压降，而在沟槽处使用不同的方式来抑制漏电流。

传统栅极沟槽内填充掺杂多晶硅用于导电栅极，但作为栅极材料，掺杂多晶硅依旧具备半导体的性质，施加偏置电压时会发生载流子的偏移和耗尽等效应，影响栅极耐压和栅极电荷，拖慢响应速度。而且，传统肖特基势垒器件有源区面积有限，无法进一步提高电流密度。

实用新型内容

针对上述问题，本申请实施例中提供了一种肖特基势垒器件，通过设置有源区沟槽以提高器件工作时的电流密度。

为实现上述目的，本实用新型提供的肖特基势垒器件，包括：

半导体基板，包括衬底层和位于衬底层上的外延层；

设置于外延层且自半导体基板的外延层侧的第一表面向内部延伸的多个栅极沟槽，每一栅极沟槽的内壁上形成有栅极绝缘层；每相邻两个栅极沟槽之间限定出半导体基板的有源区；

设置于有源区的有源区沟槽，有源区沟槽位于外延层且自半导体基板的第一表面向内部延伸；且有源区沟槽的深度小于栅极沟槽的深度；

位于栅极沟槽中的第一金属插塞；

位于有源区沟槽的第二金属插塞，且第一金属插塞与第二金属插塞在半导体基板第一表面上电连接；

覆盖有源区和有源区沟槽内壁的肖特基势垒层；以及，

覆盖并电连接第一金属插塞和第二金属插塞的电极层。

实施中，所述第一金属插塞和所述第二金属插塞分别独立的包括：

第一金属层，相应地覆盖所在的栅极沟槽的栅极绝缘层和所在的有源区沟槽内壁，且分别延伸至所述半导体基板第一表面并连接；

第二金属层，相应地设置于所在的栅极沟槽的开口处和所在的有源区沟槽的开口处，且与开口处的所述第一金属层连接；

其中，所述第一金属层与所述第二金属层限定出容纳腔，所述容纳腔为空腔或填充第三金属层。

实施中，所述第一金属层包括金属内层和阻挡外层，其中，所述金属内层覆盖所在的栅极沟槽的栅极绝缘层、所在的有源区沟槽内壁和所述有源区半导体基板第一表面，所述阻挡外层覆盖所述金属内层。

实施中，沿所述栅极沟槽深度方向，所述第一金属层的厚度为栅极沟槽深度的1/6～2/3。

实施中，沿所述栅极沟槽深度方向，所述第一金属层的厚度为栅极沟槽深度的1/3～1/2。

实施中，所述容纳腔为空腔，所述第二金属层的材料与所述电极层的材料相同。

实施中，所述第一金属插塞的第二金属层和所述第二金属插塞的第二金属层各自独立设置，或者，分别延伸至所述半导体基板的有源区表面并电连接。

实施中，肖特基势垒器件还包括：

位于所述半导体基板第一表面上的环形氧化层，所述环形氧化层围绕多个栅极沟槽设置。

实施中，当所述第一金属插塞和所述第二金属插塞分别独立的包括第二金属层时，所述第二金属层与所述环形氧化层的上表面平齐。

实施中，所述环形氧化层的环形孔的壁面与最外围的栅极沟槽的壁面在竖向上平齐，所述第一金属插塞的第一金属层向上延伸至所述环形氧化层的环形孔壁面或者延伸至所述环形氧化层的上表面。

本申请实施例中提供的肖特基势垒器件，具有以下技术效果：

本申请实施例的肖特基势垒器件中，通过有源区沟槽的设置，增大了有源区的利用面积，提高了电流密度。并且，多个栅极沟槽内以及有源区沟槽内设有金属插塞，该金属插塞的导电性优于半导体性质的掺杂多晶硅，因此，施加偏置电压时不会发生载流子的偏移和耗尽等效应，栅极耐压稳定，栅极电荷低，响应速度快；此外，金属的电阻低，栅极电阻低，交变信号时反应更快，可以有效降低开关时间。同时，掺杂多晶硅淀积的工艺成本高，装备保养维护成本高，本申请实施例中不需使用多晶硅淀积工艺，降低了工艺成本。

而且，采用本申请实施例的肖特基势垒器件，在其制备过程中，通过一道工艺步骤在有源区表面上沉积金属层(用于形成势垒层的金属层)的同时，将该金属层沉积覆盖至栅极沟槽和有源区沟槽内构建金属插塞，在提高器件性能的同时未增加工艺步骤，保证了加工效率。同时，栅极沟槽内第一金属插塞的形成不需要使用多晶硅淀积工艺，降低了工艺成本。

附图说明

图1是本申请实施例提供的一种肖特基势垒器件的结构示意图；

图2是本申请实施例提供的另一种肖特基势垒器件的结构示意图；

图3是本申请实施例提供的另一种肖特基势垒器件的结构示意图；

图4是本申请实施例提供的另一种肖特基势垒器件的结构示意图；

图5是本申请实施例提供的另一种肖特基势垒器件的结构示意图；

图6至图16是本申请实施例提供的一种肖特基势垒器件的制备方法各步骤中的肖特基势垒器件的结构示意图；

图17至图19是本申请实施例提供的一种肖特基势垒器件的制备方法关键步骤的肖特基势垒器件的结构示意图；

图20至图23是本申请实施例提供的不同步骤中采用的光刻胶图案的局部示意图。

附图标记说明：

100、半导体基板；101、衬底层；102、外延层；200、环形氧化层；210、氧化层；211、第一硬膜开口；212、第二硬膜开口；300、电极层；410、第一光刻胶图案；420、第二光刻胶图案；430、第三光刻胶图案；11、栅极沟槽；12、有源区沟槽；21、栅极绝缘层；31、第一金属插塞；32、第二金属插塞；33、第一金属层；34、第二金属层；35、第三金属层；36、容纳腔；40、肖特基层。

具体实施方式

为了能够更加详尽地了解本申请实施例的特点与技术内容，下面结合附图对本申请实施例的实现进行详细阐述，所附附图仅供参考说明之用，并非用来限定本申请实施例。在以下的技术描述中，为方便解释起见，通过多个细节以提供对所披露实施例的充分理解。然而，在没有这些细节的情况下，一个或一个以上实施例仍然可以实施。在其它情况下，为简化附图，熟知的结构可以简化展示。

本申请实施例的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本申请实施例的实施例。

本申请实施例中仅以将肖特基势垒器件应用于TMBS进行示例性说明，并不对本申请实施例提供的肖特基势垒器件构成实质限定。

图1至图5是本申请实施例提供的一种肖特基势垒器件的剖视结构示意图。结合图1至图5所示，肖特基势垒器件包括：

半导体基板100，包括衬底层101和形成于衬底层101上的外延层102；

设置于外延层102且自半导体基板100的外延层102侧的第一表面向内部延伸的多个栅极沟槽11，每一栅极沟槽11的内壁上形成有栅极绝缘层21；每相邻两个栅极沟槽11之间限定出半导体基板100的有源区；

设置于有源区的有源区沟槽12，有源区沟槽12位于外延层102且自半导体基板100的第一表面向内部延伸；且有源区沟槽12的深度小于栅极沟槽11的深度；

位于栅极沟槽11中的第一金属插塞31；

位于有源区沟槽12的第二金属插塞32；第一金属插塞31与第二金属插塞32在半导体基板100第一表面上电连接；

肖特基势垒层，覆盖有源区和有源区沟槽12内壁；

电极层300覆盖并电连接第一金属插塞31和第二金属插塞32，使第一金属插塞31和第二金属插塞32电连接。

在具体应用中，对于不同类型的肖特基势垒器件，半导体基板100的选择也不相同。本领域技术人员可以根据需要改变衬底电阻率、外延电阻率、外延厚度、晶向等参数。外延片可以通过商购获得，也可以通过采用CVD(Chemical Vapor Deposition，化学气相沉积)或者PVD(Physical Vapor Deposition，物理气相沉积)等工艺，在衬底101表面沉积外延层102获得。

本申请实施例对栅极绝缘层21的厚度不做具体限定，本领域技术人员可根据器件的击穿电压要求，配置合适的栅极绝缘层21的厚度。例如，可采用100-10000埃的栅极绝缘层21。

在具体应用中，多个栅极沟槽11呈阵列排布。这里显示的三个栅极沟槽11仅为示例性说明，本领域技术人员可根据实际需求，选择其他的数量和排列方式。

本实施例中，多个栅极沟槽11内设置有第一金属插塞31，该金属插塞的导电性优于半导体性质的掺杂多晶硅，因此，施加偏置电压时不会发生载流子的偏移和耗尽等效应，栅极耐压稳定，栅极电荷低，响应速度快；而且，金属的电阻低，栅极电阻低，交变信号时反应更快，可以有效降低开关时间。同时，掺杂多晶硅淀积的工艺成本高，装备保养维护成本高，本申请实施例中不使用多晶硅淀积工艺，降低了工艺成本。因此，在阳极和阴极之间施加正向偏置时，栅极沟槽11结构将会在外延层102内积累出一个N型导电通路，大幅降低了Repi，从而降低正向导通压降；在阳极和阴极之间施加反向偏置时，栅极沟槽11会在外延层102中反型出P型区，该P型区与N型外延形成PN结，PN结承受反向偏置电压时，空间电荷区会将原肖特基结完全包裹，原本流经肖特基势垒的反向漏电流将大幅下降，从而减少功耗。

上述的肖特基势垒器件还包括设置于有源区的有源区沟槽12，该有源区沟槽12位于外延层102且自半导体基板100的第一表面向内部延伸；且有源区沟槽12的深度小于栅极沟槽11的深度。有源区沟槽12内设置有第二金属插塞32，且第二金属插塞32与有源区沟槽12内部接触的位置处也形成有肖特基势垒层，且与半导体基板100的有源区表面上形成肖特基势垒层形成连续的肖特基势垒层。在有限的芯片空间内，通过将有源区做成沟槽型，进一步增加有源区面积，例如，近1倍以上，可预期的提高1倍以上电流能力。

有源区被栅极沟槽11分隔，则在每两个相邻栅极沟槽11之间的有源区上都设置有源区沟槽12。这里仅为示例性说明，本领域技术人员可根据实际需求，每一有源区上的有源区沟槽12可以选择其他的数量，例如相邻栅极沟槽11之间的有源区上设置1个以上的有源区沟槽12。

在具体应用中，第一金属插塞31位于栅极沟槽11内，第二金属插塞32位于有源区沟槽12内，且第一金属插塞31和第二金属插塞32延伸至半导体基板100表面并电连接，构建为具有多个金属插塞的金属盖结构。具体地，有源区沟槽12是位于相邻两个栅极沟槽11之间，因此，第一金属插塞31和第二金属插塞32仅延伸至半导体基板100的有源区表面并电连接。

在具体应用中，第一金属插塞31与第二金属插塞32分别独立地位于相应的栅极沟槽11和有源区沟槽12内，通过电极层300覆盖并电连接第一金属插塞31与第二金属插塞32，实现第一金属插塞31与第二金属插塞32在半导体基板100第一表面上电连接的目的。不限定，依据实际需要选择第一金属插塞31与第二金属插塞32的电连接的具体方式即可。

参考图2至图5，第一金属插塞31和第二金属插塞32分别独立的包括第一金属层33和第二金属层34，第一金属层33相应地覆盖所在的栅极沟槽11的栅极绝缘层21和所在的有源区沟槽12内壁，且分别延伸至半导体基板100第一表面并连接；第二金属层34相应地设置于所在的栅极沟槽11的开口处和所在的有源区沟槽12的开口处，且与开口处的第一金属层33连接；其中，第一金属层33与第二金属层34限定出容纳腔36，该容纳腔36为空腔或填充第三金属层35。即，第一金属插塞31和第二金属插塞32至少通过第一金属层33在半导体基板100第一表面上电连接。第一金属插塞31的第二金属层34和第二金属插塞32的第二金属层34可以各自独立设置，也可以延伸至半导体基板100第一表面并电连接(即覆盖半导体基板100第一表面上的第一金属层33)。

根据本申请实施例，参考图2，针对第一金属插塞31的第二金属层34和第二金属插塞32的第二金属层34各自独立设置的情况，第二金属层34与位于半导体基板100的有源区表面上的第一金属层33平齐。

根据本申请实施例，参考图3，针对第一金属插塞31的第二金属层34和第二金属插塞32的第二金属层34延伸至半导体基板100第一表面并电连接的情况，第二金属层34超出半导体基板100第一表面且具有一定厚度。

根据本申请实施例，第一金属层33连续覆盖在栅极沟槽11的栅极绝缘层21、有源区沟槽12内壁以及半导体基板100的有源区表面上，并且位于有源区沟槽12内壁以及半导体基板100的有源区表面上的第一金属层33用于与半导体基板100可以通过快速退火或合金化形成肖特基势垒层，因此，第一金属层33的材料采用能够形成肖特基势垒层的金属材料即可，可选地，第一金属层33的材料为Ti、Ni、NiV合金等。

可选地，第一金属层33采用金属内层和阻挡外层的复合金属层结构。具体地，第一金属层33包括金属内层和阻挡外层，其中，金属内层覆盖所在的栅极沟槽11的栅极绝缘层21、所在的有源区沟槽12内壁和半导体基板100的有源区表面，阻挡外层覆盖金属内层。金属内层作为底层，阻挡外层作为增加栅极沟槽11内、有源区沟槽12内以及半导体基板100的有源区表面上的其他金属材料附着性的粘附层和防止该些金属材料向半导体基板100内部扩散的阻挡层。具体地，金属内层的材料可以为Ti，阻挡外层的材料可以为TiN，即，第一金属层33采用Ti-TiN复合金属层。

根据本申请实施例，容纳腔36内填充第三金属层35，构建为实心金属插塞结构。第三金属层35作为填充层，填充所在的栅极沟槽11和所在的有源区沟槽12。第三金属层35的材料可以选择为W，W作为金属填充物，可增加金属插塞的导电能力。

针对实心金属插塞结构，即是将第三金属层35和第二金属层34填充至沟槽内。可选地，参考图1，第三金属层35与第二金属层34的材料相同。则通过一个沉积工艺步骤即可完成对栅极沟槽11和有源区沟槽12的填充获得第一金属插塞31和第二金属插塞32。例如，第三金属层35和第二金属层34的材料均为W。可选地，参考图4和图5，第三金属层35(填充在容纳腔36内)和第二金属层34的材料均为电极层300材料，则可在一个沉积工艺步骤中构建出第一金属插塞31和第二金属插塞32以及覆盖在第一金属插塞31和第二金属插塞32上的电极层300。

可选地，第三金属层35与第二金属层34的材料不同。则在向栅极沟槽11和有源区沟槽12内填充沉积第三金属后，再沉积第二金属即可。例如，第三金属层35的材料为W，第二金属层34的材料为TiN或者其他可用金属材料。

根据本申请实施例，容纳腔36为空腔，则第二金属层34分别形成在栅极沟槽11开口处和有源区沟槽12开口处，从而形成中空金属插塞结构。在本申请实施例中，可选地，第二金属层34的材料与电极层300的材料相同。则可通过一道沉积步骤同时获得第二金属层34和电极层300。可以理解的是，如图4所示，本实施例的中空金属插塞结构实质仅具有第一金属层33，在电极层300的配合下，电极层300的内表面上形成有伸入栅极沟槽11开口处内和有源区沟槽12开口处内的填充末端，构建为中空的第一金属插塞31和中空的第二金属插塞32。而在半导体基板的有源区表面上，电极层300直接与第一金属层33接触连接，实现导电。

当然，在中空金属插塞结构中，第二金属层34的材料可以选择为不同于电极层300的材料，例如，第二金属层34可以选择为TiN。依据实际需求确定即可。

在具体应用中，第一金属插塞31和第二金属插塞32为中空结构的情况下，可确保基本功能，但会损失部分极限电流能力。本领域技术人员可根据实际情况选择中空结构或非中空结构，本申请实施例对此不作具体限定。

在具体实施过程中，可以通过控制第一金属层33对于上述栅极沟槽11和有源区沟槽12的填充程度、尤其是第一金属层33相对于沟槽底部的厚度，能够在确保肖特基器件功能正常实现的前提下，有效改善晶圆翘曲。实践证明，当第一金属层33沿栅极沟槽11和有源区沟槽12的沟槽深度方向的厚度为沟槽深度的1/6～2/3，可降低晶圆翘曲；例如，第一金属层33沿栅极沟槽11和有源区沟槽12的沟槽深度方向的厚度为沟槽深度1/6、1/5、1/3、1/2或2/3，特别是1/3至1/2，可有效避免晶圆翘曲。在实际生产中，可以选用SIP(Self-IonizedPlasma Physical Vapor Deposition，自离子化物理汽相淀积)、IMP(Ionized MetalPlasma Physical Vapor Deposition，离子金属等离子体物理汽相淀积)、RFPVD(RadioFrequency Physical Vapor Deposition，射频物理气相沉积)等填洞能力较强的设备，以控制第一金属层33对上述沟槽的填充程度，达到上述效果，不仅有利于后续晶圆背面减薄和背面金属化，降低晶圆碎裂的风险，而且即使是在晶圆背面减薄后，翘曲的问题也得以明显改善，从而降低了减薄晶圆碎片的概率。此外，对于单颗芯片，由于应力的问题得以缓解，所以实际在一定程度上提高了器件的可靠性。

上述肖特基势垒器件还包括位于半导体基板100第一表面上的环形氧化层200，该环形氧化层200围绕多个栅极沟槽11设置。即该环形氧化层200的环形孔部分限定出了栅极沟槽11区和有源区，并对栅极沟槽11区和有源区之外的半导体基板100的第一表面进行了保护。

参考图1和图3，上述第一金属插塞31和第二金属插塞32中，第二金属层34具有一定的厚度，比如与该环形氧化层200的上表面平齐，且第一金属插塞31的第二金属层34与第二金属插塞32的第二金属层34各自延伸至半导体基板100的有源区表面并电连接。

进一步地，环形氧化层200的环形孔的壁面与栅极沟槽11区的最外围的栅极沟槽11的壁面在竖向上平齐，则第一金属插塞31的第一金属层33向上延伸至环形氧化层200的环形孔壁面。增大第一金属插塞31的导电接触面积，提高导电性。

参考图4和图5，第一金属层33向上延伸至环形氧化层200的上表面。以确保电极层300与中空金属插塞结构之间的充分接触，提高导电性。尤其适用于上述中空金属插塞结构的第一金属插塞31。

上述肖特基势垒器件中，电极层300与第一金属插塞31和第二金属插塞32接触连接，作为阳极。与电极层300相对的肖特基势垒器件的另一面(即半导体基板100的衬底侧的表面)作为阴极。

在阳极和阴极之间施加正向偏置时，沟槽栅极结构将会在外延层内积累出一个N型导电通路，大幅降低了Repi，从而降低正向导通压降；在阳极和阴极之间施加反向偏置时，沟槽栅极结构会在外延层中反型出P型区，该P型区与N型外延形成PN结，PN结承受反向偏置电压时，空间电荷区会将原肖特基结完全包裹，原本流经肖特基势垒的反向漏电流将大幅下降，从而减少功耗。

下面结合图1至图23所示，对本申请实施例的肖特基势垒器件的制备方法进行举例说明。可以理解的是：本实用新型的肖特基势垒器件的制备工艺并不限于此。在具体应用中，肖特基势垒器件的制备方法包括以下步骤：

S100、在半导体基板100中形成沟槽栅型MOS结构。

其中，沟槽栅型MOS结构包括：设置于半导体基板100的外延层102且自半导体基板100的外延层102侧的第一表面向内部延伸的多个栅极沟槽11，每一栅极沟槽11的内壁上形成有栅极绝缘层21；每相邻两个栅极沟槽11之间限定出半导体基板100的有源区，以及设置于有源区的有源区沟槽12。

S200、淀积第一金属层33，第一金属层33覆盖栅极沟槽11的栅极绝缘层21和有源区沟槽12内壁，以及半导体基板100的有源区表面。

这里的第一金属层33的具体结构和材料选择在前面进行了详细描述，在此不再赘述。

S300、向栅极沟槽11和有源区沟槽12中分别沉积金属以对应形成第一金属插塞31和第二金属插塞32，其中，第一金属插塞31与第二金属插塞32在半导体基板100第一表面上至少通过第一金属层33电连接。具体地，可采用PVD或CVD的方式淀积金属。

S400、通过快速退火或合金化使半导体基板100的有源区表面和有源区沟槽12内壁上形成肖特基层40。

第一金属层33的材料为Ti时，Ti与半导体基板100的外延层102硅发生反应，生成硅化物层，即为肖特基势垒层。

S500、沉积顶层金属，以覆盖第一金属插塞31和第二金属插塞32，形成电极层300。

这里，顶层金属可以采用Ti-TiN-AlCu或AlSiCu。缺省了合金化，绝缘保护层淀积和图形化(M4光刻+刻蚀)、背面研磨、背面金属化等工艺步骤。

上述制备方法中，通过移到工序即可在有源区表面上沉积第一金属层33(用于形成势垒层的金属层)的同时，将该第一金属层33同时沉积覆盖至栅极沟槽11和有源区沟槽12内构建相应的金属插塞，在提高器件性能的同时未增加工艺步骤，保证了加工效率。制备得到的肖特基势垒器件，在栅极沟槽11内形成第一金属插塞31，该第一金属插塞31的导电性优于半导体性质的掺杂多晶硅，因此，施加偏执电压时不会发生载流子的偏移和耗尽等效应，栅极耐压稳定，栅极电荷低，响应速度快；而且，金属的电阻低，栅极电阻低，交变信号时反应更快，可以有效降低开关时间；此外，通过有源区沟槽12的设置，还增大了有源区的利用面积，提高了电流密度。同时，掺杂多晶硅淀积的工艺成本高，装备保养维护成本高，本申请实施例制备方法中不使用多晶硅淀积工艺，降低了工艺成本。

上述肖特基势垒器件的制备方法中，在第一金属层33上沉积金属构建金属插塞的过程中，可以将沟槽完全填充形成实心金属插塞结构，也可以通过调控工艺参数形成中空金属插塞结构，中空结构的中空金属插塞也可确保功率半导体器件的基本功能，但会极限电流能力较低。

可选地，步骤S300中，向栅极沟槽11和有源区沟槽12中分别沉积金属以对应形成第一金属插塞31和第二金属插塞32，包括：在栅极沟槽11开口处和有源区沟槽12开口处形成第二金属层34；其中，第二金属层34的上表面与半导体基板100第一表面上的第一金属层33平齐(参考图2)，或者第二金属层34延伸至半导体基板100的有源区表面并覆盖第一金属层33(参考图3)；第一金属层33与第二金属层34限定出容纳腔36。容纳腔36为中空结构或者填充第三金属层35，本领域技术人员依据实际需要判断是否填充第三金属层35，本申请实施例对此不作限定。

当容纳腔36内填充第三金属层35时，则在形成第二金属层34之前，还包括：向栅极沟槽11内和有源区沟槽12内分别填充第三金属层35，以填充容纳腔36；其中，第三金属层35与第二金属层34的材料相同或不同。

可选地，第二金属层34的材料与顶层金属的材料相同，则，在栅极沟槽11开口处和有源区沟槽12开口处形成的第二金属层34延伸至半导体基板100的有源区表面并覆盖第一金属层33，且在半导体基板100厚度方向上沉积一定厚度，形成电极层300。本实施例中，在第三金属层35与第二金属层34材料相同的情况下，制备获得如图5所示的肖特基势垒器件；在第三金属层35与第二金属层34材料不相同或者容纳腔36为中空结构时，制备获得如图4所示的肖特基势垒器件。

上述第一金属层33、第二金属层34和第三金属层35的材料选择前面已经进行详细说明，在此不再赘述。

进一步地，在沉积第二金属层34后，对第二金属层34进行CMP(ChemicalMechanical Polishing，化学或物理抛光制程)，以去除环形氧化层200上表面的第二金属层34使第二金属层34与环形氧化层200上表面平齐，或者，去除半导体基板100的有源区表面处的第二金属层34使第一金属插塞31的第二金属层34与第二金属插塞32的第二金属层34各自独立设置。

上述步骤S100中，在半导体基板100中形成沟槽栅型MOS结构，包括：

S101、在半导体基板100的第一表面上沉积氧化层210。

S102、在氧化层210上覆盖第一光刻胶图案410，第一光刻胶图案410对应栅极沟槽11和有源区沟槽12的区域分别具有第一开口和第二开口。

S103、以第一光刻胶图案410为掩膜，刻蚀氧化层，并去除第一光刻胶图案410，在氧化层210上形成第一硬膜开口211和第二硬膜开口212。

通过一次光刻在氧化层210上形成第一硬膜开口211和第二硬膜开口212，同时定义出栅极沟槽11区和有源区沟槽12区。两个区域可以实现自对准，无套刻精度偏差。经刻蚀保留下来的氧化层将作为硬掩膜(Hard Mask)用于后续自对准刻蚀硅，这样，在后续刻蚀过程中，降低了对光刻机的精度要求，降低了工艺难度。

S104、在氧化层210上覆盖第二光刻胶图案420，第二光刻胶图案420对应第一硬膜开口211上具有第一刻蚀开口，经由第一刻蚀开口向半导体基板100内部刻蚀获得栅极沟槽11。

这里，第一刻蚀开口的横向宽度大于栅极沟槽11区第一硬膜开口211的横向宽度，提高了套刻的冗余度，降低了对光刻机的要求。

刻蚀栅极沟槽11时，选择合适的刻蚀条件保证硅与第二光刻胶和氧化层的选择比，即可实现自对准刻蚀。

S105、去除第二光刻胶图案420，并在栅极沟槽11的内壁上生长栅极绝缘层21。

具体地，可以利用热氧化生长栅极绝缘层21。

S106、在氧化层210上覆盖第三光刻胶图案430，第三光刻胶图案430对应第二硬膜开口212上具有第二刻蚀开口，经由第二刻蚀开口向半导体基板100内部刻蚀获得有源区沟槽12。

这里，第二刻蚀开口的横向宽度大于有源区沟槽12区的槽口的横向宽度，提高了套刻的冗余度，降低了对光刻机的要求。并控制有源区沟槽12深度小于栅极沟槽11的深度。

S107、腐蚀去除位于半导体基板100的有源区表面上的氧化层，形成环形氧化层200。以露出洁净的半导体基板100的有源区表面，为后续形成第一金属插塞31和第二金属插塞32作准备。

S108、去除第三光刻胶。获得沟槽栅型MOS结构。

图6至图16是本申请实施例提供的一种肖特基势垒器件的制备方法各步骤中的器件的结构示意图。

结合图6所示，半导体基板100包括衬底层101以及位于衬底层101的外延层102。

本申请实施例对于衬底与外延层102的掺杂类型均不做特别限定。一般情况下，衬底与外延层102的掺杂类型相同，比如衬底与外延层102均为N型掺杂；当然，衬底与外延层102的掺杂类型也可以不同，比如衬底为P型掺杂，外延层102为N型掺杂。本申请实施例并不限于此，本领域技术人员可根据实际器件类型及参数要求控制二者的掺杂类型。

本申请实施例对于衬底和外延层102的参数不做具体限定，本领域技术人员可以根据需要改变衬底电阻率、外延电阻率、外延厚度、晶向等参数。例如，衬底层101的掺杂浓度大于外延层102的掺杂浓度，例如，衬底层101可以为N+(高浓度)掺杂衬底，外延层102可以为N-(低浓度)掺杂基材。

结合图7所示，在半导体基板100的第一表面上沉积氧化层。

该氧化层可以为Fox氧化层，可以采用PECVD(Plasma Enhanced Chemical VaporDeposition，等离子体增强化学气相沉积法)、LPCVD(Low Pressure Chemical VaporDeposition，低压力化学气相沉积法)、SACVD(Sub Atmospheric Chemical VaporDeposition，次大气压化学气相沉积法)、热氧化、SOG(Spin On Glass，旋涂玻璃)等各种已知的氧化硅生长法，本领域技术人员可以根据不同应用场景灵活配置淀积方法和厚度。

结合图8所示，在氧化层210上形成第一光刻胶图案410，第一光刻胶图案410对应栅极沟槽11和有源区沟槽12的区域分别具有第一开口和第二开口。并以第一光刻胶图案410为掩膜，刻蚀氧化层，并去除第一光刻胶图案410，在氧化层210上形成第一硬膜开口211和第二硬膜开口212。以同时定位出栅极沟槽11区和有源区沟槽12区。

第一光刻胶图案410上具有第一开口和第二开口以同时定义出栅极沟槽11区和有源区需刻蚀硅槽的区域。并以该些开口为基准，在氧化层上刻蚀获得栅极沟槽11区的第一硬膜开口211和有源区的第二硬膜开口。

如图20所示的所提供的条形元胞版图示意只用于说明各部的相对位置关系，并未限定Cell区的形状和尺寸。

结合图9所示，去除第一光刻胶图案410，保留下来的氧化层210作为Hard Mask用于后续自对准刻蚀硅。氧化层210上形成了定义栅极沟槽11区的第一硬膜开口211和定义有源区的第二硬膜开口212。

结合图10所示，在氧化层上覆盖第二光刻胶图案420，第二光刻胶图案420对应第一硬膜开口211上具有第一刻蚀开口，经由第一刻蚀开口向半导体基板100内部刻蚀获得栅极沟槽11。

在这个过程中，第二光刻胶图案420覆盖了除了多个栅极沟槽11区以外的区域，以对覆盖的区域进行掩蔽保护，并在第一硬膜开口211上形成第一刻蚀开口，第一刻蚀开口的横向宽度大于第一硬膜开口211的横向宽度。后续以光刻胶第一刻蚀开口和Hard Mask第一硬膜开口211的交集区域作为限定，向半导体基板100内部刻蚀获得栅极沟槽11，即使发生小幅的套刻偏差，栅极沟槽11的相对位置也不会发生改变，因此，提高了套刻的冗余度，降低了对光刻机精度的要求。

在刻蚀栅极沟槽11的过程中，通过选择刻蚀条件，保证硅与光刻胶和氧化层的选择比，在没有光刻胶或Hard Mask覆盖的区域进行硅刻蚀，进而实现自对准刻蚀。

结合图11所示，去除第二光刻胶图案，并在栅极沟槽11的内壁上生长栅极绝缘层21。具体应用中，利用热氧化生长栅极绝缘层21，本领域技术人员可以根据半导体功率器件的击穿电压要求配置栅极绝缘层21的厚度，例如可使用1000～3000埃厚度的栅极绝缘层21。

结合图12所示，在氧化层210上覆盖第三光刻胶图案430，第三光刻胶图案430对应第二硬膜开口212上具有第二刻蚀开口，经由第二刻蚀开口向半导体基板100内部刻蚀获得有源区沟槽12。在该过程中，第三光刻胶图案覆盖了除了有源区沟槽12区以外的区域，对该些区域进行掩蔽保护，并在第二硬膜开口212上形成第二刻蚀开口，第二刻蚀开口的横向宽度大于有源区沟槽12区(第二硬膜开口212)的槽口的横向宽度。后续以光刻胶第二刻蚀开口和Hard Mask的第二硬膜开口212的交集区域作为限定，向半导体基板100内部刻蚀获得有源区沟槽12，即使发生小幅的套刻偏差，有源区沟槽12的相对位置也不会发生改变，因此，提高了套刻的冗余度，降低了对光刻机的要求。

在刻蚀有源区硅槽时，选择合适的刻蚀条件保证硅与第二光刻胶和氧化层的选择比，在没有光刻胶或Hard Mask覆盖的区域进行硅刻蚀，即可实现自对准刻蚀。

结合图13所示，腐蚀去除位于半导体基板100的有源区表面上的氧化层，形成环形氧化层200。具体地，采用湿法腐蚀，将半导体基板100的有源区表面上的氧化层去除，露出洁净的半导体基板100的有源区表面，为后续形成第一金属插塞31和第二金属插塞32作准备。

结合图14所示，去除第三光刻胶图案。在半导体基板上获得沟槽栅型MOS结构。

结合图15所示，用Ti-TiN-W的组合金属制作实心结构的第一金属插塞31和第二金属插塞32。

首先沉积金属Ti内层，该金属Ti内层覆盖栅极沟槽11的栅极绝缘层21和有源区沟槽12内壁，以及半导体基板100的有源区表面，然后在金属Ti内层上沉积覆盖金属化合物TiN阻挡外层，形成Ti-TiN复合第一金属层33。然后向栅极沟槽11内第一金属层33上沉积金属W形成第三金属层35和第二金属层34构建为第一金属插塞31，以及向有源区沟槽12内的第一金属层33上沉积金属W形成第三金属层35和第二金属层34构建为第二金属插塞32；并进一步沉积金属W使得第一金属插塞31的第二金属层34和第二金属插塞32的第二金属层34分别延伸至有源区半导体基板第一表面以电连接且超出半导体基板100第一表面至与环形氧化层200上表面平齐。即，第二金属层34和第三金属层35采用相同的金属W。在填充W后，进行CMP，以去除环形氧化层200上表面的第二金属层34。且第一金属层33延伸至第二金属层与环形氧化层200接触的侧壁之间，提高导电性能。

结合图16所示，通过快速退火或合金化使第一金属层33与半导体基板100的有源区表面和有源区沟槽12内壁发生反应，形成肖特基层40。具体地，半导体基板100的有源区表面和有源区沟槽12的内壁与Ti形成硅化物肖特基结的肖特基层40。

结合图1所示，沉积顶层金属，以覆盖金属填充层(即实心金属插塞)，形成电极层300。该电极层300即为阳极电极，材质可选择Ti-TiN-AlCu或AlSiCu。

沉积顶层金属后，铺盖第四光刻胶形成阳极图案，结合图23所示的第四光刻胶的结构示意图，黑色实线示意出阳极电极区域，电极区被光刻胶覆盖，区域外的所有区域均没有光刻胶保护，金属会被刻蚀去除。

当然，可选的，在顶层金属上方淀积绝缘保护层和第五光刻胶光刻，定义出压焊区。

结合图17-图19所示，本申请实施例提供的另一种肖特基势垒器件的制备方法各步骤中的器件的结构示意图。

参考前述图6至图14，在半导体基板上获得沟槽栅型MOS结构。

结合图17所示，第一金属层33采用Ti-TiN复合金属层。在图14形成的沟槽栅型MOS结构的基础上，沉积金属Ti内层，该金属Ti内层覆盖栅极沟槽11的栅极绝缘层21和有源区沟槽12内壁，以及半导体基板100的有源区表面和环形氧化层200的表面；然后在金属Ti内层上沉积覆盖金属化合物TiN阻挡外层，形成Ti-TiN复合第一金属层33。

在制作金属插塞的过程中，仅采用Ti和TiN形成金属层，使金属插塞形成中空结构。

结合图18所示，通过快速退火或合金化使第一金属呈与有源区半导体基板100和有源区沟槽12内壁发生反应，形成肖特基层40。具体地，有源区半导体基板100的第一表面和有源区沟槽12的内壁与Ti形成硅化物肖特基结的肖特基层40。

结合图19所示，在栅极沟槽11开口处和有源区沟槽12开口处形成第二金属层34；其中，第二金属层34的上表面与半导体基板100第一表面上的第一金属层33平齐；第一金属层33与第二金属层34限定出容纳腔36，容纳腔36为中空结构。

结合图2和图4所示，沉积顶层金属，以覆盖第一金属插塞31和第二金属插塞32，形成电极层300。其中，第二金属层34材料与电极层300材料不同时，构建如图2所示的肖特基势垒器件。第二金属材料与电极层300材料相同时，构建如图4所示的肖特基势垒器件。

构建如图4所示肖特基势垒器件时，在完成图18所示的步骤后，即可直接向栅极沟槽11、有源区沟槽12以及半导体基板100的有源区表面沉积顶层金属。

顶层金属一般采用Al-Cu或Al-Si-Cu。沉积可采用PVD淀积。原则上，电极层300将栅极沟槽11和有源区沟槽12充分沉积填充时，可形成如图5所示的器件结构。但常规PVD没有足够的填洞能力，在栅极沟槽11/有源区沟槽12底部填满金属前会提前封口，造成中空插塞结构(如图4所示)，可以保证功能，但会损失部分极限电流能力，本领域技术人员可以根据经验判断使用。

结合图20至图23是本申请实施例提供的光刻胶的结构示意图。

图20是本申请实施例提供的一种第一光刻胶图案410的结构示意图，灰色区域为光刻后无光刻胶保护的区域。

图21是本申请实施例提供的一种第二光刻胶图案420的结构示意图，斜线阴影区为光刻胶保护的区域，灰色为栅极沟槽11的区域，无颜色或图例的区域均为氧化硅氧化层。

图22是本申请实施例提供的一种第三光刻胶图案430的结构示意图，斜线阴影区为光刻胶保护的区域，灰色为有源区沟槽12区域，无颜色或图例的区域均为Fox氧化硅氧化层。

图23是本申请实施例提供的一种第四光刻胶图案的结构示意图，黑色实线示意出阳极电极区域，电极区被光刻胶覆盖，区域外的所有区域均没有光刻胶保护，金属会被刻蚀去除。

在本申请的描述中，术语“上”、“下”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请而不是要求本申请必须以特定的方位构造和操作，因此不能理解为对本申请的限制。

本申请中描述的具体特征、结构、材料或者特点可以在任一个或多个实施例或示例中以合适的方式结合。此外，在不相互矛盾的情况下，本领域的技术人员可以将本说明书中描述的不同实施例或示例以及不同实施例或示例的特征进行结合和组合。

尽管上面已经示出和描述了本申请的实施例，可以理解的是，上述实施例是示例性的，不能理解为对本申请的限制，本领域的普通技术人员在本申请的范围内可以对上述实施例进行变化、修改、替换和变型。

Claims (10)

1.一种肖特基势垒器件，其特征在于，包括：

半导体基板，包括衬底层和位于所述衬底层上的外延层；

设置于所述外延层且自所述半导体基板的外延层侧的第一表面向内部延伸的多个栅极沟槽，所述栅极沟槽的内壁上形成有栅极绝缘层；每相邻两个所述栅极沟槽之间限定出所述半导体基板的有源区；

设置于所述有源区的有源区沟槽，所述有源区沟槽位于所述外延层且自所述半导体基板的第一表面向内部延伸；所述有源区沟槽的深度小于所述栅极沟槽的深度；

位于所述栅极沟槽中的第一金属插塞；

位于所述有源区沟槽的第二金属插塞；所述第一金属插塞与所述第二金属插塞在所述半导体基板第一表面上电连接；

覆盖所述有源区和所述有源区沟槽内壁的肖特基势垒层；以及，

覆盖并电连接所述第一金属插塞和所述第二金属插塞的电极层。

2.根据权利要求1所述的肖特基势垒器件，其特征在于，所述第一金属插塞和所述第二金属插塞分别独立的包括：

第一金属层，相应地覆盖所在的栅极沟槽的栅极绝缘层和所在的有源区沟槽内壁，且分别延伸至所述半导体基板第一表面并连接；

第二金属层，相应地设置于所在的栅极沟槽的开口处和所在的有源区沟槽的开口处，且与开口处的所述第一金属层连接；

其中，所述第一金属层与所述第二金属层限定出容纳腔，所述容纳腔为空腔或填充第三金属层。

3.根据权利要求2所述的肖特基势垒器件，其特征在于，所述第一金属层包括金属内层和阻挡外层，其中，所述金属内层覆盖所在的栅极沟槽的栅极绝缘层、所在的有源区沟槽内壁和所述半导体基板第一表面，所述阻挡外层覆盖所述金属内层。

4.根据权利要求2所述的肖特基势垒器件，其特征在于，沿所述栅极沟槽深度方向，所述第一金属层的厚度为栅极沟槽深度的1/6～2/3。

5.根据权利要求4所述的肖特基势垒器件，其特征在于，沿所述栅极沟槽深度方向，所述第一金属层的厚度为栅极沟槽深度的1/3～1/2。

6.根据权利要求2至5任一项所述的肖特基势垒器件，其特征在于，所述容纳腔为空腔，所述第二金属层的材料与所述电极层的材料相同。

7.根据权利要求2至5任一项所述的肖特基势垒器件，其特征在于，所述第一金属插塞的第二金属层和所述第二金属插塞的第二金属层各自独立设置，或者，分别延伸至所述半导体基板的有源区表面并电连接。

8.根据权利要求1～5任一所述的肖特基势垒器件，其特征在于，还包括：

位于所述半导体基板第一表面上的环形氧化层，所述环形氧化层围绕多个栅极沟槽设置。

9.根据权利要求8所述的肖特基势垒器件，其特征在于，当所述第一金属插塞和所述第二金属插塞分别独立的包括第二金属层时，所述第二金属层与所述环形氧化层的上表面平齐。

10.根据权利要求9所述的肖特基势垒器件，其特征在于，所述环形氧化层的环形孔的壁面与最外围的栅极沟槽的壁面在竖向上平齐，所述第一金属插塞的第一金属层向上延伸至所述环形氧化层的环形孔壁面或者延伸至所述环形氧化层的上表面。

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