CN216313198U - 一种图像处理芯片及电子设备 - Google Patents
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Abstract
本申请实施例提供了一种图像处理芯片及电子设备，所述图像处理芯片包括FPGA、第一图像处理模块、第二图像处理模块、存储模块、输入模块和输出模块；所述第一图像处理模块、所述存储模块、输入模块和输出模块分别与所述FPGA连接并分布在所述FPGA周围，所述第二图像处理模块设置在所述FPGA中，所述第一图像处理模块用于对图像进行编解码和/或格式转换，所述第二图像处理模块用于对经输入模块输入的图像信息进行缩放，所述存储模块用于暂存图像信息；根据输入的图像信息与待显示的目标图像信息的对比结果，所述FPGA调用第一图像处理模块和/或所述第二图像处理模块处理所述图像信息，将处理后的图像信息通过输出模块输出，本申请实施例提供的图像处理芯片可以提高图像处理的效率。
Description
技术领域
本申请实施例半导体技术领域，具体涉及一种图像处理芯片及电子设备。
背景技术
几年来，随着微电子技术和计算机技术的发展，基于FPGA (Field-ProgrammableGate Array，现场可编程门阵列)可重构计算技术开始越来越多的应用在图像处理领域，它利用FPGA可多次配置逻辑状态的特性，在运行时根据需要改变系统的电路结构，从而使系统兼具灵活、简捷、硬件资源可复用、易于升级等多种优良性能。
但是现有技术中都是通过FPGA通过总线外接存储模块和处理器与所述FPGA连接，这样导致整个图像处理的效率较低。
实用新型内容
本申请实施例的目的在于提供一种图像处理芯片及电子设备，能够提供图像处理的效率较低。
具体地说，第一方面，本申请实施例提供了一种图像处理芯片，包括FPGA、第一图像处理模块、第二图像处理模块、存储模块、输入模块和输出模块；
所述第一图像处理模块、所述存储模块、输入模块和输出模块分别与所述FPGA连接并分布在所述FPGA周围，所述第二图像处理模块设置在所述FPGA中，所述第一图像处理模块用于对图像进行编解码和/或格式转换，所述第二图像处理模块用于对经输入模块输入的图像信息进行缩放，所述存储模块用于暂存图像信息；
根据输入的图像信息与待显示的目标图像信息的对比结果，所述 FPGA调用第一图像处理模块和/或所述第二图像处理模块处理所述图像信息，将处理后的图像信息通过输出模块输出。
作为本申请的优选实施例，所述第一图像处理模块为解码器、编码器和格式转换模块中的一种或多种。
作为本申请的优选实施例，所述第二图像处理模块为缩放模块。
作为本申请的优选实施例，所述FPGA、第一图像处理模块、第二图像处理模块、存储模块、输入模块和输出模块集成在同一芯片上。
作为本申请的优选实施例，所述FPGA中设置有多个处理图像信息的配置逻辑，根据输入的图像信息与待显示的目标图像信息的对比结果，所述FPGA调用与配置逻辑对应的第一图像处理模块和/或所述第一图像处理模块处理所述图像信息。
与现有技术相比，本申请实施例通过在一颗单一芯片内实现各种图像处理的功能，将各个图像处理单元进行模块化，并引入FPGA可编程内核，用FPGA作为中间媒介，连接输入输出模块、各个图像处理单元以及存储模块，通过FPGA的不同配置，搭建出不同的数据通路，从而满足各种不同的应用需求，提供了图像处理的效率。
第二方面，本申请实施例还提供了一种电子设备，包括，上述所述的图像处理芯片。
与现有技术相比，本申请实施例提供了电子设备的有益效果与第二方面的图像处理芯片相同，在此不在赘述。
附图说明
以示例的方式参考以下附图描述本申请的非限制性且非穷举性实施方案，其中：
图1为本申请一实施例提供的图像处理芯片的结构示意图；
图2为本申请另一实施例提供的图像处理芯片的结构示意图。
具体实施方式
为了使本申请的上述以及其他特征和优点更加清楚，下面结合附图进一步描述本申请。应当理解，本文给出的具体实施方案是出于向本领域技术人员解释的目的，仅是示例性的，而非限制性的。
为了使本技术领域的人员更好地理解本申请的技术方案，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分的实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本申请保护的范围。
需要说明的是，在市场上图像处理领域需要应对的场景比较多，现有的图像处理芯片处理能力低下，一款专用芯片无法满足以上多种需求，另一种方案是用一款高性能处理器，做软件编程来进行灵活应对，然而这对性能要求太高，而且很难满足实时性的需求。所以本申请提供了如下技术方案以解决现有技术中的技术问题。
参考图1，图1为本申请实施例提供的图像处理芯片的结构示意图；
本申请实施例提供了一种图像处理芯片，具体包括FPGA 01、第一图像处理模块02、第二图像处理模块03、存储模块04、输入模块05和输出模块06，在本申请实施例中，FPGA01、第一图像处理模块02、第二图像处理模块03、存储模块04、输入模块05和输出模块06集成在同一芯片上，本申请实施例将所有的图像处理模块集中在一颗芯片上，实现了图像处理的效率，同时也节省了成本。
所述第一图像处理模块02、所述存储模块04、输入模块05和输出模块06分别与所述FPGA 01连接并分布在所述FPGA 01周围，所述第二图像处理模块03设置在所述FPGA 01中，本申请将第一图像处理模块 02、所述存储模块04、输入模块05和输出模块06设置在FPGA 01的外围，这样可以减小FPG的体积，将第二图像处理模块03设置在所述 FPGA 01中，因为第二图像处理模块03为缩放模块，需要根据输入的图像信息与待显示的目标图像信息的对比结果，通过第二图像处理模块03 进行缩放图像信息，将第二图像处理模块03设置在所述FPGA 01可以应对不同的缩放比例要求，提高了图像处理的效率。
在本申请实施例中，所述第一图像处理模块02用于对图像进行编解码和/或格式转换，所述第二图像处理模块03用于对经输入模块05输入的图像信息进行缩放，所述存储模块04用于暂存图像信息，在本申请中，所述FPGA 01中设置有多个处理图像信息的配置逻辑，根据输入的图像信息与待显示的目标图像信息的对比结果，所述FPGA 01调用与配置逻辑对应的第一图像处理模块02和/或所述第二图像处理模块03处理所述图像信息，并将处理后的图像信息通过输出模块06输出。
如图2所示，所述第一图像处理模块02为解码器02-1、编码器02-3 和格式转换模块02-2中的一种或多种，所述第二图像处理模块03为缩放模块，其中解码器02-1用于对图像信息进行解压缩处理，所述编码器 02-3用于对所述图像信息进行压缩处理，所述格式转换模块02-2用于对所述图像信息进行格式转换出来以便适应目标图像信息要求。
以下列举几种实施例通过本申请提供的图像处理芯片处理相关图像信息的过程；
当接收图像信息为压缩格式时，先直接存在存储模块中，然后通过解码器02-1做解压缩，再通过缩放模块03进行缩放后，通过输出模块06 输出图像信息，输出的图像信息与目标显示的图像信息一致。
当接收图像信息为非压缩格式时，先通过编码器02-3进行压缩编码，然后存入存储模块04，再进行通过解码器02-1解压缩，再通过缩放模块 03进行缩放后，通过输出模块06输出图像信息，输出的图像信息与目标显示的图像信息一致。
当接收图像信号为非压缩格式，先直接通过缩放模块03进行缩放，再通过格式转换模块02-2进行格式转换，然后存入存储模块04，读取图像信息时，通过格式转换模块02-2进行格式转换把格式转换为原有的格式，再通过缩放模块03进行缩放后，通过输出模块06输出图像信息，输出的图像信息与目标显示的图像信息一致。
当接收图像信号为压缩格式，先通过缩放模块03进行缩放，然后再通过格式转换模块02-2进行格式转换，再通过缩放模块03进行缩放，存入存储模块04，读取图像信息时，通过格式转换模块02-2进行格式转换把格式转换为原有的格式，再通过缩放模块03进行缩放后，通过输出模块06输出图像信息，输出的图像信息与目标显示的图像信息一致。
当接收图像信号为压缩格式，先通过解码器02-1做解压缩，然后再再通过格式转换模块02-2进行格式转换，再通过缩放模块03进行缩放，存入存储模块04，读取图像信息时，通过格式转换模块02-2进行格式转换把格式转换为原有的格式，然后再通过编码器02-3进行压缩编码后，通过输出模块06输出图像信息，输出的图像信息与目标显示的图像信息一致，以上实施例只是列举了几种通过本申请提供的图像处理芯片处理图像信息的过程，但是以上几种的实施例并不能涵盖本申请所有的图像处理过程，具体图像处理过程要根据输入的图像信息与待显示的目标图像信息的对比结果，进行确定，以便FPGA 01调用与配置逻辑对应的第一图像处理模块02和/或所述第二图像处理模块03处理所述图像信息，并将处理后的图像信息通过输出模块06输出。
与现有技术相比，本申请实施例通过在一颗单一芯片内实现各种图像处理的功能，将各个图像处理单元进行模块化，并引入FPGA可编程内核，用FPGA作为中间媒介，连接输入输出模块、各个图像处理单元以及存储模块，通过FPGA的不同配置，搭建出不同的数据通路，从而满足各种不同的应用需求，提供了图像处理的效率。
第二方面，本申请实施例还提供了一种电子设备，包括，上述所述的图像处理芯片。
与现有技术相比，本申请实施例提供了电子设备的有益效果与第二方面的图像处理芯片相同，在此不在赘述。
以上实施方案的至少一个技术特征可以进行任意的组合，为使描述简洁，未对上述实施方案中的至少一个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
尽管结合实施方案对本申请进行了描述，但本领域技术人员应理解，上文的描述和附图仅是示例性而非限制性的，本申请不限于所公开的实施方案。在不偏离本申请的精神的情况下，各种改型和变体是可能的。
Claims (6)
1.一种图像处理芯片，其特征在于，包括FPGA、第一图像处理模块、第二图像处理模块、存储模块、输入模块和输出模块；
所述第一图像处理模块、所述存储模块、输入模块和输出模块分别与所述FPGA连接并分布在所述FPGA周围，所述第二图像处理模块设置在所述FPGA中，所述第一图像处理模块用于对图像进行编解码和/或格式转换，所述第二图像处理模块用于对经输入模块输入的图像信息进行缩放，所述存储模块用于暂存图像信息；
根据输入的图像信息与待显示的目标图像信息的对比结果，所述FPGA调用第一图像处理模块和/或所述第二图像处理模块处理所述图像信息，将处理后的图像信息通过输出模块输出。
2.如权利要求1所述的一种图像处理芯片，其特征在于，所述第一图像处理模块为解码器、编码器和格式转换模块中的一种或多种。
3.如权利要求1所述的一种图像处理芯片，其特征在于，所述第二图像处理模块为缩放模块。
4.如权利要求1所述的一种图像处理芯片，其特征在于，所述FPGA、第一图像处理模块、第二图像处理模块、存储模块、输入模块和输出模块集成在同一芯片上。
5.如权利要求1所述的一种图像处理芯片，其特征在于，所述FPGA中设置有多个处理图像信息的配置逻辑，根据输入的图像信息与待显示的目标图像信息的对比结果，所述FPGA调用与配置逻辑对应的第一图像处理模块和/或所述第一图像处理模块处理所述图像信息。
6.一种电子设备，其特征在于，包括，如权利要求1至5任一项所述的图像处理芯片。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202122367731.8U CN216313198U (zh) | 2021-09-28 | 2021-09-28 | 一种图像处理芯片及电子设备 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| CN202122367731.8U CN216313198U (zh) | 2021-09-28 | 2021-09-28 | 一种图像处理芯片及电子设备 |
Publications (1)
| Publication Number | Publication Date |
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| CN216313198U true CN216313198U (zh) | 2022-04-15 |
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ID=81113013
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| CN202122367731.8U Active CN216313198U (zh) | 2021-09-28 | 2021-09-28 | 一种图像处理芯片及电子设备 |
Country Status (1)
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| CN (1) | CN216313198U (zh) |
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2021
- 2021-09-28 CN CN202122367731.8U patent/CN216313198U/zh active Active
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