CN216310777U - 深度计算处理器板卡和深度计算处理器板卡的互联系统 - Google Patents

Abstract

本实用新型提供一种深度计算处理器板卡和深度计算处理器板卡的互联系统。所述深度计算处理器板卡，包括：深度计算处理器，以及与所述深度计算处理器连接的至少第一连接器；所述深度计算处理器集成有：至少一组外设部件互连标准接口和杂项信号控制信号管脚；所述外设部件互连标准接口和所述杂项信号控制信号管脚均与所述第一连接器Con1连接；以使得所述深度计算处理器板卡通过所述第一连接器与外部主板上的CPU相连。本实用新型能够降低深度计算处理器板卡与主板的连接成本。

Description

深度计算处理器板卡和深度计算处理器板卡的互联系统

技术领域

本实用新型涉及板卡连接领域，尤其涉及一种深度计算处理器板卡和深度计算处理器板卡的互联系统。

背景技术

深度计算处理器是一款高性能计算芯片，深度计算处理器是一种PCIe(Peripheral Component Interconnect express，高速外设组件互连)EP(Endpoint，端点)设备，需要接到PCIe Host(主机)下，比如CPU(Central Processing Unit，中央处理器)。目前主要的产品化方案有板载深度计算处理器方案，PCIe深度计算处理器标卡方案，深度计算处理器扣卡模块几种形式。

板载深度计算处理器是将深度计算处理器集成到主板上，这样主板上的 CPU与深度计算处理器直接通过PCIe链路直接连接。

上述方案中，更换深度计算处理器复杂，需要专门的焊接维修台拆解更换，同样在pin-pin兼容(2个芯片pin定义相同，包括尺寸，信号定义)的深度计算处理器升级时，需要拆下来，然后才能焊接更换为算力更强的深度计算处理器，这对系统算力升级带来极大工作量与维护成本。

实用新型内容

本实用新型提供一种深度计算处理器板卡和深度计算处理器板卡的互联系统，能够降低深度计算处理器板卡与主板的连接成本。

本实用新型提供一种深度计算处理器板卡，包括：

深度计算处理器，以及与所述深度计算处理器连接的至少第一连接器；

所述深度计算处理器集成有：至少一组高速外设组件互连接口和杂项信号控制信号管脚；

所述高速外设组件互连接口和所述杂项信号控制信号管脚均与所述第一连接器Con1连接；以使得所述深度计算处理器板卡通过所述第一连接器与外部主板上的CPU相连。

可选地，所述深度计算处理器板卡还包括：闪存芯片；

所述深度计算处理器集成有串行外设接口接口，用于连接所述闪存芯片。

可选地，所述深度计算处理器集成有电源模块，所述电源模块也与所述第一连接器Con1连接，以用于接收外部主板通过所述第一连接器Con1提供的第一电压。

可选地，所述深度计算处理器板卡还包括：电压转换模块；

所述电源模块通过所述电压转换模块与所述第一连接器连接，以接收外部主板通过所述第一连接器Con1提供的第二预定电压；所述电压转换模块用于将所述第二预定电压转换为深度计算处理器的所需电压。

可选地，所述深度计算处理器板卡还包括：复杂可编程逻辑器件；所述复杂可编程逻辑器件分别与所述第一连接器和所述电源模块连接；所述电源模块为至少一个。

可选地，所述第一连接器还用于当所述外部主板处于待机状态时，给所述复杂可编程逻辑器件供电，以使得所述复杂可编程逻辑器件监控所述深度计算处理器板卡的各个电源模块；当检测到所述外部主板进入开机状态时，所述复杂可编程逻辑器件控制所述电源模块，以使得所述深度计算处理器的各个所述电源模块，按照深度计算处理器的上电时序要求依次上电。

可选地，所述深度计算处理器板卡还包括：第二连接器Con2；

所述深度计算处理器集成有至少一组串行器互联接口；所述至少一组串行器互联接口与所述第二连接器Con2连接，以使得所述深度计算处理器板卡通过所述第二连接器Con2与其他深度计算处理器板卡互联。

可选地，所述深度计算处理器板卡包括：多路复用器、振荡器；

所述振荡器与所述多路复用器连接；

所述多路复用器分别与所述第二连接器Con2、所述深度计算处理器的CLK 管脚、所述复杂可编程逻辑器件连接。

可选地，所述多路复用器用于选择输入的时钟源为所述振荡器输出的内部时钟源信号；或者为通过所述第二连接器Con2输入的外来时钟源信号。

可选地，所述复杂可编程逻辑器件还用于与所述多路复用器连接；

当检测到所述深度计算处理器板卡没有与其他深度计算处理器板卡互联时，所述复杂可编程逻辑器件将多路复用器切换为选择输入的时钟源为所述振荡器输出的内部时钟源信号；

当检测到所述深度计算处理器板卡与其他深度计算处理器板卡互联时，所述复杂可编程逻辑器件将多路复用器切换为选择输入的时钟源为通过所述第二连接器Con2输入的外来时钟源信号。

本实用新型还提供一种深度计算处理器板卡的互联系统，包括：

第一深度计算处理器板卡和外部主板；

所述深度计算处理器板卡，包括：

深度计算处理器，以及与所述深度计算处理器连接的至少第一连接器；

所述深度计算处理器集成有：至少一组高速外设组件互连接口和杂项信号控制信号管脚；

所述高速外设组件互连接口和所述杂项信号控制信号管脚均与所述第一连接器Con1连接；以使得所述深度计算处理器板卡通过所述第一连接器与外部主板上的CPU相连。

可选地，所述的深度计算处理器板卡的互联系统，还包括：第二深度计算处理器板卡；

所述第一深度计算处理器板卡还包括：第二连接器Con2；

所述深度计算处理器集成有至少一组串行器互联接口；所述至少一组串行器互联接口与所述第二连接器Con2连接，以使得所述第一深度计算处理器板卡通过所述第二连接器Con2与第二深度计算处理器板卡互联。

本实用新型提供的深度计算处理器板卡和深度计算处理器板卡的互联系统，第一深度计算处理器板卡和外部主板通过第一连接器连接，因此，当更换深度计算处理器板卡和外部主板之间连接时，只需要插拔第一连接器就可以实现，操作比较容易，降低了组装成本。

附图说明

图1为本实用新型实施例所述的深度计算处理器板卡的互联系统的连接示意图；

图2为本实用新型实施例所述的深度计算处理器板卡的连接流程图。

具体实施方式

为使本实用新型实施例的目的、技术方案和优点更加清楚，下面将结合本实用新型实施例中的附图，对本实用新型实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本实用新型一部分实施例，而不是全部的实施例。基于本实用新型中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本实用新型保护的范围。

如图1所示，为本实用新型所述的一种深度计算处理器板卡互联系统，包括：

第一深度计算处理器板卡1和外部主板2；

所述深度计算处理器板卡1，包括：

深度计算处理器11，以及与所述深度计算处理器11连接的至少第一连接器12；

所述深度计算处理器11集成有：至少一组PCIe接口111和MISC(杂项信号)控制信号管脚112；

所述PCIe接口111和所述MISC控制信号管脚112均与所述第一连接器 Con1 12连接，以使得所述深度计算处理器板卡1通过所述第一连接器Con112 与外部主板2上的CPU相连。

上述实施例中，第一深度计算处理器板卡1和外部主板2通过第一连接器 12连接，因此，当更换深度计算处理器板卡1和外部主板2之间连接时，只需要插拔第一连接器就可以实现，操作比较容易，降低了组装成本。

另外，本实用新型的第一连接器12的PIN可以根据实际连接用到的PIN 数确定。进一步降低了成本。

可选的，所述的深度计算处理器板卡互联系统，还包括：第二深度计算处理器板卡3；

所述第一深度计算处理器板卡1还包括：第二连接器Con2 13；

所述深度计算处理器11集成有至少一组SERDES(串行器)互联接口113；所述至少一组SERDES互联接口113与所述第二连接器Con2 13连接，以使得所述第一深度计算处理器板卡通过所述第二连接器Con2与第二深度计算处理器板卡互联。

上述实施例中，实现了多个深度计算处理器板卡1与外部主板2的互联，当组装不同深度计算处理器板卡1和外部主板2之间连接时，只需要通过插拔接口，实现比较容易，降低了组装成本。

如图2所示，为本实用新型所述的深度计算处理器板卡，包括：

深度计算处理器11，以及与所述深度计算处理器11连接的至少第一连接器12；

所述深度计算处理器11集成有：至少一组PCIe接口111和MISC控制信号管脚112；

所述PCIe接口111和所述MISC控制信号管脚112均与所述第一连接器 Con1 12连接，以使得所述深度计算处理器板卡1通过所述第一连接器Con112 与外部主板1上的CPU相连。

上述实施例中，第一深度计算处理器板卡1和外部主板2通过第一连接器 12连接，因此，当更换深度计算处理器板卡1和外部主板2之间连接时，只需要插拔第一连接器就可以实现，操作比较容易，降低了组装成本。

可选的，所述深度计算处理器板卡包括：FLASH(闪存)芯片14；FLASH 芯片存有DCU工作所需的VBIOS(显卡BIOS)固件，上电自动运行。

所述深度计算处理器11集成有SPI接口114，用于连接所述FLASH芯片 14，

可选的，所述深度计算处理器11集成有电源模块115，所述电源模块115 也与所述第一连接器Con1 12连接，以用于接收外部主板通过所述第一连接器 Con1 12提供的第一电压。

可选的，所述深度计算处理器板卡还包括：电压转换模块(VR)15；

所述电源模块115通过所述电压转换模块15与所述第一连接器Con112连接，以接收外部主板2通过所述第一连接器Con1 12提供的第二预定电压；所述电压转换模块15用于将所述第二预定电压转换为深度计算处理器11的所需电压。

所述深度计算处理器板卡还包括：CPLD(Complex Programmable Logic Device，复杂可编程逻辑器件)16；所述CPLD 16分别与所述第一连接器Con1 12和所述电源模块115连接；所述电源模块为至少一个。

所述第一连接器Con1 12还用于当所述外部主板处于待机状态时，给所述 CPLD供电，以使得所述CPLD监控所述深度计算处理器板卡的各个电源模块；当检测到所述外部主板进入开机状态时，所述CPLD控制所述电源模块，以使得所述深度计算处理器11的各个所述电源模块，按照深度计算处理器11的上电时序要求依次上电。

可选的，所述深度计算处理器板卡还包括：第二连接器Con2 13；

所述深度计算处理器11集成有至少一组SERDES(串行器)互联接口113；所述至少一组SERDES互联接口与所述第二连接器Con2连接，以使得所述深度计算处理器板卡通过所述第二连接器Con2与其他深度计算处理器板卡互联。

所述深度计算处理器板卡还包括：MUX(多路复用器)17、OSC(振荡器) 18；

所述OSC 18与所述MUX连接；

所述MUX分别与所述第二连接器、所述深度计算处理器11的CLK管脚116、所述CPLD连接。

可选的，所述MUX 17用于选择输入的时钟源为所述OSC输出的内部时钟源信号；或者为通过所述Con2输入的外来时钟源信号。

可选的，所述CPLD还用于与所述MUX连接；

当检测到所述深度计算处理器板卡没有与其他深度计算处理器板卡互联时，所述CPLD将MUX切换为选择输入的时钟源为所述OSC输出的内部时钟源信号；

当检测到所述深度计算处理器板卡与其他深度计算处理器板卡互联时，所述CPLD将MUX切换为选择输入的时钟源为通过所述Con2输入的外来时钟源信号。

另外，本实用新型的第一连接器和第二连接器的PIN的数量根据实际连接用到的PIN数确定，进一步降低了成本。第一连接器和第二连接器为卧式接口，降低了尺寸。

以下描述本实用新型的应用场景：

本实用新型为一种深度计算处理器板卡可以应用于数据中心的算力芯片。

本实用新型针对深度计算处理器，设计一种卧式扣卡方案的深度计算处理器板卡。

深度计算处理器，除了Power外，有一组PCIe X16，2组SERDES X16信号，不需要太多组的互联信号，可以根据这些需要连接的信号先，选择相应pin 数的连接器，节省了板卡尺寸。

图2为基于深度计算处理器的深度计算处理器板卡的框图，包括：深度计算处理器，连接器Con1，连接器Con2。

深度计算处理器集成一组PCIe x16接口，2组SERDES互联接口，MISC 控制信号，SPI接口，SERDES配套时钟CLK信号，供电模块Power等。

(1)PCIe x16连接到Con1连接器上，同时MISC控制信号也连接到Con1 连接器上，通过Con1连接到主板上，进而与主板上的CPU相连。

(2)Power信号连接到Con1连接器上，Power信号包括2种：

一种为主板通过Con1直接提供的AUX(Auxiliary，音频输入接口)3.3V 电，其电流较小，所需Con1连接器pin数较少，可以直接应用到深度计算处理器上，提供待机电源。另外，AUX 3.3V电也作用到CPLD上，CPLD为深度计算处理器板卡上的控制单元，管理一些基本操作，保障计算卡的稳定运行。

另一种为主板通过Con1提供的48V电，需要通过VR转换，转换为深度计算处理器所需的各种电源，然后才能给深度计算处理器使用，电源功率较大。通过Con1连接器48V供电，电压较高，电流较小，可以通过Con1连接器较少的pin数实现大功率供电需求。

另外，一些系统提供给主板的供电是12V，主板给深度计算处理器板卡直接采用12V供电，这样本实用新型提出的深度计算处理器板卡，更换板卡上的电源VR模块为支持12V输入电源模块，就可以应用于12V供电方案系统。

(3)2组SERDES互联接口连接到连接器Con2上，其配套的CLK信号通过MUX选择，可以选择深度计算处理器板卡上集成的OSC时钟源，也可以选择Con2的外来时钟源。

SERDES互联信号是多个深度计算处理器互联的链路，多个深度计算处理器互联时，要求CLK为同源时钟，保证互联信号速率。深度计算处理器有2 组SERDES信号，即可以实现2个或4个深度计算处理器板卡互联。在多卡互联时，选择Con2外接时钟源，可以实现多个深度计算处理器板卡上的深度计算处理器为同源时钟。

(4)CPLD为深度计算处理器板卡上的控制单元，其供电如前面所述，通过Con1连接器连接AUX 3.3V，即在载体主板待机，未给计算板卡提供电源输入时，CPLD也正常工作，监控着深度计算处理器板卡各个电源状态。如果检测到主板开机，计算板卡电源有输入，CPLD控制深度计算处理器板卡各个电源模块按照深度计算处理器上电时序要求依次上电。

另外，CPLD也连接到SERDES CLK MUX的控制信号，如果检测到多个深度计算处理器互联，CPLD将MUX切换为连接外部CLK，实现多个深度计算处理器为同源时钟。

(5)深度计算处理器的SPI接口外接FLASH芯片，FLASH芯片存有深度计算处理器工作所需的VBIOS固件，上电自动运行。

以上所述，仅为本实用新型的具体实施方式，但本实用新型的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本实用新型揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本实用新型的保护范围之内。因此，本实用新型的保护范围应该以权利要求的保护范围为准。

Claims (12)

1.一种深度计算处理器板卡，其特征在于，包括：

深度计算处理器，以及与所述深度计算处理器连接的至少第一连接器；

所述深度计算处理器集成有：至少一组高速外设组件互连接口和杂项信号控制信号管脚；

所述高速外设组件互连接口和所述杂项信号控制信号管脚均与所述第一连接器Con1连接；以使得所述深度计算处理器板卡通过所述第一连接器与外部主板上的CPU相连。

2.根据权利要求1所述的深度计算处理器板卡，其特征在于，所述深度计算处理器板卡还包括：闪存芯片；

所述深度计算处理器集成有串行外设接口，用于连接所述闪存芯片。

3.根据权利要求1所述的深度计算处理器板卡，其特征在于，所述深度计算处理器集成有电源模块，所述电源模块也与所述第一连接器Con1连接，以用于接收外部主板通过所述第一连接器Con1提供的第一电压。

4.根据权利要求3所述的深度计算处理器板卡，其特征在于，

所述深度计算处理器板卡还包括：电压转换模块；

所述电源模块通过所述电压转换模块与所述第一连接器连接，以接收外部主板通过所述第一连接器Con1提供的第二预定电压；所述电压转换模块用于将所述第二预定电压转换为深度计算处理器的所需电压。

5.根据权利要求3所述的深度计算处理器板卡，其特征在于，

所述深度计算处理器板卡还包括：复杂可编程逻辑器件；所述复杂可编程逻辑器件分别与所述第一连接器Con1和所述电源模块连接；所述电源模块为至少一个。

6.根据权利要求5所述的深度计算处理器板卡，其特征在于，

所述第一连接器Con1还用于当所述外部主板处于待机状态时，给所述复杂可编程逻辑器件供电，以使得所述复杂可编程逻辑器件监控所述深度计算处理器板卡的各个电源模块；当检测到所述外部主板进入开机状态时，所述复杂可编程逻辑器件控制所述电源模块，以使得所述深度计算处理器的各个所述电源模块，按照深度计算处理器的上电时序要求依次上电。

7.根据权利要求5所述的深度计算处理器板卡，其特征在于，所述深度计算处理器板卡还包括：第二连接器Con2；

所述深度计算处理器集成有至少一组串行器互联接口；所述至少一组串行器互联接口与所述第二连接器Con2连接，以使得所述深度计算处理器板卡通过所述第二连接器Con2与其他深度计算处理器板卡互联。

8.根据权利要求7所述的深度计算处理器板卡，其特征在于，所述深度计算处理器板卡包括：多路复用器、振荡器；

所述振荡器与所述多路复用器连接；

所述振荡器分别与所述第二连接器Con2、所述深度计算处理器的CLK管脚、所述复杂可编程逻辑器件连接。

9.根据权利要求8所述的深度计算处理器板卡，其特征在于，

所述多路复用器用于选择输入的时钟源为所述振荡器输出的内部时钟源信号；或者为通过所述第二连接器Con2输入的外来时钟源信号。

10.根据权利要求8所述的深度计算处理器板卡，其特征在于，所述复杂可编程逻辑器件还用于与所述多路复用器连接；

当检测到所述深度计算处理器板卡没有与其他深度计算处理器板卡互联时，所述复杂可编程逻辑器件将多路复用器切换为选择输入的时钟源为所述振荡器输出的内部时钟源信号；

当检测到所述深度计算处理器板卡与其他深度计算处理器板卡互联时，所述复杂可编程逻辑器件将多路复用器切换为选择输入的时钟源为通过所述第二连接器Con2输入的外来时钟源信号。

11.一种包括权利要求1-10任一所述的深度计算处理器板卡的互联系统，其特征在于，包括：

第一深度计算处理器板卡和外部主板；

所述深度计算处理器板卡，包括：

深度计算处理器，以及与所述深度计算处理器连接的至少第一连接器；

所述深度计算处理器集成有：至少一组高速外设组件互连接口和杂项信号控制信号管脚；

所述高速外设组件互连接口和所述杂项信号控制信号管脚均与所述第一连接器Con1连接；以使得所述深度计算处理器板卡通过所述第一连接器与外部主板上的CPU相连。

12.根据权利要求11所述的深度计算处理器板卡的互联系统，其特征在于，还包括：第二深度计算处理器板卡；

所述第一深度计算处理器板卡还包括：第二连接器Con2；

所述深度计算处理器集成有至少一组串行器互联接口；所述至少一组串行器互联接口与所述第二连接器Con2连接，以使得所述第一深度计算处理器板卡通过所述第二连接器Con2与第二深度计算处理器板卡互联。

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