CN215575533U - 电子电路 - Google Patents

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Abstract

本公开涉及一种电子电路。一种组合电路块具有配置为接收输入数字信号的输入引脚和配置为根据所接收的输入数字信号提供输出数字信号的输出引脚。测试输入引脚接收测试输入信号。测试输出引脚根据所接收的测试输入信号提供测试输出信号。一组扫描寄存器选择性地耦合到组合电路块或彼此耦合，以便形成串行耦合在测试输入引脚和测试输出引脚之间的扫描寄存器的扫描链。该组扫描寄存器中的扫描寄存器由时钟信号进行时钟控制。至少一个输入寄存器耦合在测试输入引脚与扫描链的第一扫描寄存器之间。至少一个输入寄存器由时钟信号的反相副本进行时钟控制。

Description

电子电路
技术领域
本实用新型涉及数字电子电路的测试，特别是涉及一种电子电路。
一个或多个实施例可以应用于适于通过自动测试模式生成(ATPG)方法进行测试的数字电子电路。
背景技术
数字电路可以用于在例如混合信号设备中实现逻辑功能。
这种数字电路通常可以通过自动测试模式生成(ATPG)方法、转换故障(TF)测试和电源静态电流(IDDQ)测试来进行测试。
这些测试的目标故障覆盖率可以取决于应用而确定(例如，对于汽车级产品，可能期望高故障覆盖率)。
在ATPG测试方法的情况下，达到期望的故障覆盖率可以包括在被测电路的一个或多个测试输入引脚处注入一个或多个相当长的扫描序列。(一个或多个)扫描序列的长度可以取决于被测电路中的寄存器(例如，触发器)的数量。例如，扫描测试可以依赖于包括要在被测设备(DUT)的一个或多个测试输入引脚处顺序注入的1000万个值(比特)的扫描序列。
传统上，扫描路径中的扫描寄存器的ATPG移位时钟频率可以被设置为低于20MHz的值，例如大约10MHz。因此，执行包括在10MHz具有1000万个值的输入序列的扫描测试可能花费大约一秒来完成。
另外，TF测试也可能花费大约一秒来执行，并且IDDQ测试可能花费大约100毫秒来执行。结果是，电子设备(例如，用于汽车使用的混合信号设备)中的单个数字电路的测试时间可能长于两秒。
在本领域中需要减少数字电路的测试时间。
实用新型内容
根据本实用新型，可以克服上述技术问题，有助于实现以下优点：提高了电子电路的测试速度。
在实施例中，通过增加数字电路的ATPG移位时钟频率(“扫描频率”)来促进测试时间的减少。例如，一个或多个实施例的目的在于以40MHz或更高的频率执行ATPG测试(例如，扫描测试)。
根据一个或多个实施例，提供了一种电子电路(例如，数字电路)。
根据一个或多个实施例，提供了一种电子电路。如本领域中的常规情况，电子电路可以包括组合电路块，该组合电路块具有：一组输入引脚，被配置为接收输入数字信号；和一组输出引脚，被配置为根据所接收的输入数字信号提供输出数字信号。该电路也可以包括：测试输入引脚，被配置为接收测试输入信号；和测试输出引脚，被配置为根据所接收的测试输入信号提供测试输出信号。另外，该电路可以包括一组扫描寄存器，这些扫描寄存器选择性地被耦合到组合电路块或被彼此耦合，以便形成串行耦合在测试输入引脚和测试输出引脚之间的扫描寄存器的扫描链，其中所述一组扫描寄存器中的所述扫描寄存器被时钟信号进行时钟控制，所述一组扫描寄存器中的扫描寄存器对时钟信号敏感。
与现有技术相比，有利的是，该电路可以包括耦合在测试输入引脚和扫描链的第一扫描寄存器之间的至少一个输入寄存器，其中所述至少一个输入寄存器被所述时钟信号的反相副本进行时钟控制，该至少一个输入寄存器对在扫描寄存器处接收的时钟信号的反相副本敏感。因此，这一组扫描寄存器中的扫描寄存器可以在提供给其的时钟信号的上升沿或下降沿中的一个上有效，而至少一个输入寄存器可以在时钟信号的上升沿或下降沿中的另一个上有效。
根据某些实施例，所述一组扫描寄存器中的所述扫描寄存器在所述时钟信号的上升沿或下降沿中的一个上是有效的；并且所述至少一个输入寄存器在所述时钟信号的上升沿或下降沿中的另一个上是有效的。
根据某些实施例，所述至少一个输入寄存器包括串行耦合在所述测试输入引脚和所述扫描链的所述第一扫描寄存器之间的第一输入寄存器和第二输入寄存器，其中：所述第一输入寄存器被配置为从所述测试输入引脚接收测试输入数据并且将所述测试输入数据向所述第二输入寄存器传播；并且所述第二输入寄存器被配置为从所述第一输入寄存器接收所述测试输入数据并且将所述测试输入数据向所述扫描链的所述第一扫描寄存器传播。
根据某些实施例，电子电路还包括至少一个输出寄存器，所述输出寄存器被耦合在所述扫描链的最后一个所述扫描寄存器与所述测试输出引脚之间，其中所述至少一个输出寄存器被所述时钟信号进行时钟控制。
根据某些实施例，至少一个输出寄存器包括串行耦合在所述扫描链的最后一个所述扫描寄存器与所述测试输出引脚之间的第一输出寄存器和第二输出寄存器，其中：所述第一输出寄存器被配置为从所述扫描链的最后一个所述扫描寄存器接收测试输出数据并且将所述测试输出数据向所述第二输出寄存器传播；并且所述第二输出寄存器被配置为从所述第一输出寄存器接收所述测试输出数据并且将所述测试输出数据向所述测试输出引脚传播。
根据某些实施例，电子电路还包括：多个测试输入引脚，被配置为接收相应的测试输入信号；和多个测试输出引脚，被配置为根据所接收的所述测试输入信号来提供相应的测试输出信号，其中所述一组扫描寄存器中的所述扫描寄存器选择性地被彼此耦合，以便形成串行耦合在相应的测试输入引脚和测试输出引脚之间的扫描寄存器的多个扫描链。
根据某些实施例，一组扫描寄存器中的所述扫描寄存器在所述时钟信号的上升沿上有效，并且所述至少一个输入寄存器在所述时钟信号的下降沿上有效。
根据一个方面，提供了一种电子电路，电子电路包括：组合电路块，具有：一组输入引脚，被配置为接收输入数字信号；和一组输出引脚，被配置为根据所接收的所述输入数字信号提供输出数字信号；测试输入引脚，被配置为接收测试输入信号；测试输出引脚，被配置为根据所述测试输入信号提供测试输出信号；一组扫描寄存器，其中所述一组扫描寄存器中的扫描寄存器选择性地被耦合到所述组合电路块或被彼此耦合，以便形成串行耦合在所述测试输入引脚和所述测试输出引脚之间的扫描寄存器的扫描链；至少一个输入寄存器，被耦合在所述测试输入引脚与所述扫描链的第一扫描寄存器之间；其中所述一组扫描寄存器中的所述扫描寄存器在所述时钟信号的上升沿或下降沿中的一个上是有效的；并且其中所述至少一个输入寄存器在所述时钟信号的上升沿或下降沿中的另一个上是有效的。
根据某些实施例，至少一个输入寄存器包括串行耦合在所述测试输入引脚和所述扫描链的所述第一扫描寄存器之间的第一输入寄存器和第二输入寄存器，其中：所述第一输入寄存器被配置为从所述测试输入引脚接收测试输入数据并且将所述测试输入数据向所述第二输入寄存器传播；并且所述第二输入寄存器被配置为从所述第一输入寄存器接收所述测试输入数据并且将所述测试输入数据向所述扫描链的所述第一扫描寄存器传播。
根据某些实施例，电子电路还包括至少一个输出寄存器，所述输出寄存器被耦合在所述扫描链的最后一个所述扫描寄存器与所述测试输出引脚之间，其中所述至少一个输出寄存器在所述时钟信号的所述上升沿或下降沿中的所述一个上是有效的。
根据某些实施例，至少一个输出寄存器包括串行耦合在所述扫描链的最后一个所述扫描寄存器和所述测试输出引脚之间的第一输出寄存器和第二输出寄存器，其中：所述第一输出寄存器被配置为从所述扫描链的最后一个所述扫描寄存器接收测试输出数据并且将所述测试输出数据向所述第二输出寄存器传播；并且所述第二输出寄存器配置为从所述第一输出寄存器接收所述测试输出数据并且将所述测试输出数据向所述测试输出引脚传播。
附图说明
现在将参考附图仅通过示例的方式描述一个或多个实施例，其中：
图1是适用于ATPG扫描测试的数字电路的示例性电路框图，
图2是根据一个或多个实施例的适用于ATPG扫描测试的数字电路的示例性电路框图，
图3A和图3B是一个或多个实施例中的时钟信号的可能波形的示例，以及
图4A和图4B是一个或多个实施例中的扫描测试的可能结果的示例性shmoo图。
具体实施方式
在随后的描述中，示出一个或多个具体细节，目的在于提供对本说明书的实施例的示例的深入理解。可以在没有一个或多个具体细节的情况下，或者利用其它方法、组件、材料等来获得实施例。在其它情况下，没有详细示出或描述已知的结构、材料或操作，以便不会模糊实施例的某些方面。
在本说明书的范围内对“实施例”或“一个实施例”的引用旨在指示关于该实施例描述的特定配置、结构或特性被包括在至少一个实施例中。因此，可能存在于本说明书的一个或多个点中的诸如“在实施例中”或“在一个实施例中”的短语不一定指代同一个实施例。此外，在一个或多个实施例中，可以以任何适当的方式组合特定的构造、结构或特性。
在本文所附的所有附图中，相同的部件或元件用相同的附图标记/数字表示，并且为了简洁，将不重复相应的描述。
在此使用的附图标记仅为了方便而提供，并且因此不限定实施例的保护程度或范围。
通过对示例性实施例的详细描述的介绍，可首先参看图1，该图是适合于ATPG扫描测试的数字电路10的示例性电路框图。
如本领域中的常规情况，数字电路10可以包括组合电路100和耦合到组合电路100上的时钟控制的存储器元件(例如，诸如触发器的寄存器)，以便实现某些逻辑功能。由组合电路100和相关寄存器实现的逻辑功能将在数字电路10的输入节点IN1、...、INn处接收的输入信号变换为在数字电路10的输出节点OUT1、...、OUTm处可用的输出信号。输入节点的数量n和输出节点的数量m可以取决于由组合电路100实现的逻辑功能的数量和类型。
如图1中所例示，在数字电路10被设计用于自动测试模式生成(ATPG)扫描测试的情况下，时钟控制的存储器元件可以包括扫描寄存器(例如，扫描触发器)SR1、SR2、SR3。每个扫描寄存器可以包括由时钟信号CLK驱动的相应寄存器元件(例如，触发器)R1、R2、R3。每个寄存器可以使其输入节点D耦合到相应的多路复用器电路M1、M2、M3的输出，使得每个扫描寄存器可以取决于控制多路复用器电路M1、M2、M3的扫描使能信号SE的值而从两个替代源接收输入数据。
在数字电路10的正常操作期间，扫描使能信号SE可以被设置为第一逻辑值(例如，0)，使得寄存器R1、R2、R3被耦合到组合电路100，以便执行期望的逻辑功能。
在数字电路10的测试模式操作期间，通过将扫描使能信号SE设置为第二逻辑值(例如，1)，寄存器R1、R2、R3可以串行耦合在所谓的扫描链中，其中，每个寄存器直接从扫描链中的前一寄存器的输出Q接收输入数据。在测试配置中，扫描链的第一扫描寄存器SR1从专用测试输入引脚SCAN_IN接收输入数据，并且扫描链的最后的扫描寄存器SR3将输出数据提供给专用测试输出引脚SCAN_OUT。
如本领域中的常规情况，扫描测试因此可以通过以下步骤来执行：
-设置扫描使能信号SE＝1并且通过数字电路10的SCAN_IN引脚在扫描链中插入(“移入”或“加载”)测试矢量，SCAN_IN引脚被耦合到扫描链的第一扫描寄存器SR1的输入；
-在已经在扫描链中加载整个测试矢量(其可以涉及等于链中寄存器数量的时钟周期数量)之后，设置扫描使能信号SE＝0，在输入节点IN1、...、INn处施加测试输入值并且向数字电路10施加一个时钟脉冲，由此根据由组合电路100实现的逻辑功能更新存储在寄存器R1、R2、R3中的值；以及
-再次设置扫描使能信号SE＝1并且通过数字电路10的SCAN_OUT引脚从扫描链提取(“移出”)结果矢量并且读取在输出节点OUT1、...、OUTm处提供的信号的值，SCAN_OUT引脚被耦合到扫描链的最后的扫描寄存器SR3的输出。
当结果矢量被移出扫描链时，可以移入连续的输入测试矢量。
应当理解，仅为了清楚起见，时钟控制的存储器元件被示出为与组合电路100分离的元件。在数字电路10的实际实施方案中，存储器元件可以处于组合电路100的相同硅区域内。
将理解，仅为了清楚和易于说明，图1例示了包括三个扫描寄存器SR1、SR2、SR3的数字电路10。在一个或多个实施例中，数字电路10可以包括数十、数百或甚至更多的扫描寄存器。
在一个或多个实施例中，扫描寄存器可以被配置为被划分成并行运行扫描测试的多个独立扫描链，每个扫描链具有各自的SCAN_IN引脚和SCAN_OUT引脚。根据一个或多个实施例，可以使用适当的设计技术来减少输入引脚SCAN_IN的数量(即，输入引脚SCAN_IN的数量可以低于电路中的扫描链的数量)，而SCAN_OUT引脚的数量可以等于扫描链的数量。
优选地，扫描链可以包括相似数量的扫描寄存器(例如，在存在两个扫描链的情况下，大约一半的扫描寄存器可以连接在第一扫描链中，并且剩余的扫描寄存器可以连接在第二扫描链中)。提供相似长度的扫描链(例如，包括相似数量的扫描寄存器)可以改善扫描测试的并行化，从而减少测试时间并提高测试过程的效率。
为了执行完整的扫描测试，可以在(一个或多个)SCAN_IN引脚处顺序提供多个测试矢量。
如本领域中的常规情况，扫描链中的所有扫描寄存器SR1、SR2、SR3被配置为接收相同的时钟信号CLK。扫描寄存器SR1、SR2、SR3可以在时钟周期的确定部分处、通常在时钟信号CLK的上升沿处捕获输入的值。
图1中所例示的电路可能在可以用于运行扫描测试的扫描频率可能受到限制的范围内提供不令人满意的测试性能。这种频率限制可能是由于寄存器R1、R2、R3的扫描链中(即，在内部流水线寄存器中)的信号的(一个或多个)传播延迟和/或在寄存器R1、R2、R3处接收的时钟信号的延迟。例如，寄存器R1、R2、R3的时钟网络延迟通常可以是大约10ns。
如图2中所例示的一个或多个实施例可以在测试期间促进扫描频率增加。
如图2中所例示，数字电路10'可以包括至少一个附加的“头”寄存器(例如，触发器)，该“头”寄存器耦合在寄存器SR1、SR2、SR3的扫描链的开始处(例如，输入处)。
在优选实施例中，如图2中所例示，数字电路10'可以包括耦合在扫描链的输入处的一对头寄存器H1、H2。第一头寄存器H1的输入可以耦合到数字电路10'的SCAN_IN引脚以在扫描测试阶段期间接收(一个或多个)扫描序列。第二头寄存器H2的输入可以耦合到第一头寄存器H1的输出。第二头寄存器H2的输出可以耦合到扫描链的第一扫描寄存器SR1的测试输入(也就是说，当SE＝1时即当启用测试模式时所选择的输入)。
应注意，实施两个头寄存器H1、H2可以比实施单个头寄存器更优选，只要这可以产生改进的数字布局实施方案即可。尤其，提供一对头寄存器H1、H2可以便于控制时钟树网络中的时序裕度。
在一个或多个实施例中，(一个或多个)头寄存器H1、H2可以被配置为接收时钟信号CLK的反相副本
Figure BDA0002921760620000081
该反相副本被施加到扫描寄存器SR1、SR2、SR3。这可以通过在数字电路10'的输入引脚CLK和(一个或多个)头寄存器H1、H2的(一个或多个)时钟输入之间提供反相器门20来获得。因此，与扫描寄存器SR1、SR2、SR3相比，(一个或多个)头寄存器H1、H2可以在时钟信号CLK的周期的不同部分处捕获输入的值(例如，(一个或多个)头寄存器H1、H2可以在时钟信号CLK的下降沿捕获该值)。
在一个或多个实施例中，提供由反相时钟信号驱动的至少一个头寄存器H1/H2可便于增加时序设置裕度，使得测试移位时钟可以比在已知解决方案中运行得快。
另外，数字电路10'可以包括耦合在寄存器SR1、SR2、SR3的扫描链的末端处(例如，在输出处)的至少一个附加的“尾”寄存器(例如，触发器)。
在优选实施例中，如图2中所例示，数字电路10'可以包括耦合在扫描链的输出处的一对尾寄存器T1、T2。第一尾寄存器T1的输入可以耦合到扫描链的最后的扫描寄存器SR3的输出。第二尾寄存器T2的输入可以耦合到第一尾寄存器T1的输出。第二尾寄存器T2的输出可以耦合到数字电路10'的SCAN_OUT引脚以在扫描测试阶段期间提供(一个或多个)输出扫描序列。
在一个或多个实施例中，(一个或多个)尾寄存器T1、T2可以被配置为接收被施加到扫描寄存器SR1、SR2、SR3上的相同时钟信号CLK。因此，(一个或多个)尾寄存器T1、T2可以在时钟信号CLK的周期的与扫描寄存器SR1、SR2、SR3相同的部分处捕获输入的值(例如，(一个或多个)尾寄存器T1、T2可以在时钟信号CLK的上升沿处捕获该值)。
在一个或多个实施例中，提供由时钟信号CLK驱动的至少一个尾寄存器T1/T2可以便于增加时序设置裕度，使得测试移位时钟可以比在已知解决方案中运行得快。
因此，在一个或多个实施例中，输入测试序列的二进制值可以在时钟信号CLK的下降沿处被移位到扫描链中(寄存器H1处)，而扫描寄存器SR1、SR2、SR3和(一个或多个)尾寄存器T1、T2可以在时钟信号CLK的上升沿处操作(例如，可以捕获相应输入信号的值)。结果是，一个或多个实施例可以提供附加的时间裕度，以便考虑扫描链(“流水线”)内部的可能延迟和/或由于测试板上的寄生效应(例如，SCAN_OUT引脚处的寄生电容)而导致的可能延迟。
因此，一个或多个实施例可以包括在SCAN_IN引脚和扫描链的第一扫描寄存器SR1的输入之间耦合流水线寄存器H1、H2(例如，两个串联的寄存器)，以及在扫描链的最后的扫描寄存器SR3的输出和SCAN_OUT引脚之间耦合流水线寄存器T1、T2(例如，两个串联的寄存器)，其中流水线寄存器H1、H2由时钟信号CLK的反相副本
Figure BDA0002921760620000101
驱动。这可以为输入延迟或其它(传播)延迟提供更多的裕度，并且因此可以促进移位时钟频率增加。
结果是，扫描测试和/或转换故障测试的执行速度可以增加(例如，扫描频率可以加倍)，从而减少(例如，除以2)提供逻辑IP(“知识产权块”或“知识产权核”)的特定目标故障覆盖率所需的测试时间。
在一个或多个实施例中，移位时钟信号CLK可以包括在其周期的结束部分处的“脉冲”。这种脉冲的持续时间可以(也)取决于用于扫描测试的自动测试设备(ATE)的特性。尤其，脉冲持续时间可以被设置为ATE测试/设计的最小宽度。例如，40MHz的“归零”时钟信号可以具有20ns的完整周期和持续9ns的高脉冲。因此，前面的低到高加上高到低可以变成小于9ns，这可能引起具有(非常)高带宽的信号。
例如，图3A和图3B是一个或多个实施例中的时钟信号CLK的可能的波形的示例。
图3A是具有大约30ns(1ns＝10-9s)的周期的时钟信号CLK的示例，对应于大约33MHz的移位频率。时钟信号在0ns和20ns之间为低(例如，0)，在20ns和29ns之间为高(例如，1)，并且然后在29ns和30ns之间返回到零。
如图3A中所例示，扫描输入(scanIn)数据建立时间要求可计算为：
时钟下降沿+内部时钟网络延迟＝29ns+10ns＝39ns
如图3A中所例示，扫描输出(scanOut)IO时序设置裕度可计算为：
T移位–内部时钟延迟＝30ns–10ns＝20ns
通过控制尾寄存器T1、T2以具有较小的时钟网络延迟，例如5ns，可以将扫描输出(scanOut)IO时序设置裕度增大到：
T移位–内部时钟延迟＝30ns–5ns＝25ns
图3B是具有大约20ns(1ns＝10-9s)的周期的时钟信号CLK的示例，对应于大约50MHz的移位频率。时钟信号在0ns和10ns之间为低(例如，0)，在10ns和19ns之间为高(例如，1)，并且然后在19ns和20ns之间返回到零。
在一个或多个实施例中，时钟信号CLK可以因此为“归零”时钟信号。
图4A和图4B是在一个或多个实施例中的扫描测试的可能结果的Shmoo图示例，其中等于0的值指示成功的测试，并且除0以外的值指示不成功的测试。
被测电路被提供3.3V的电压。通过以2MHz的步长从1MHz到50MHz扫描测试频率(即扫描频率)并且通过以0.2V的步长在1.2V和3.0V之间改变最小输出高电压Voh(即最小值，高于该最小值的输出信号SCAN_OUT被认为表示逻辑一)，获得Shmoo图。图4A是在SCAN_OUT引脚处具有26pF寄生电容的ATE板上执行的测试的示例。图4B是在SCAN_OUT引脚处具有43pF寄生电容的ATE板上执行的测试的示例。
如图4A中所例示，一个或多个实施例可以有助于在高达50MHz或可能更高的扫描频率下正确地执行数字电路10'的测试。
如本文所例示的，电子电路(例如，10')可以包括：组合电路块(例如，100)，该组合电路块具有被配置为接收输入数字信号的一组输入引脚(例如，IN1、...、INn)和被配置为根据所接收的输入数字信号提供输出数字信号的一组输出引脚(例如，OUT1、...、OUTm)；测试输入引脚(例如，SCAN_IN)，被配置为接收测试输入信号，以及测试输出引脚(例如，SCAN_OUT)，被配置为根据所接收的测试输入信号提供测试输出信号；一组扫描寄存器(例如，SR1、SR2、SR3)，其中，该组扫描寄存器中的扫描寄存器选择性地(例如，SE)被耦合(例如，M1、M2、M3)到组合电路块或被彼此耦合，以便形成串行耦合在测试输入引脚与测试输出引脚之间的扫描寄存器的扫描链，该组扫描寄存器中的扫描寄存器对时钟信号(例如，CLK)敏感；以及至少一个输入寄存器(例如，H1、H2)，被耦合在测试输入引脚和扫描链的第一扫描寄存器(例如，SR1)之间，其中，至少一个输入寄存器对时钟信号的反相副本(例如，20)敏感。
如本文所例示的，该组扫描寄存器中的扫描寄存器可以在提供给其的时钟信号的上升沿或下降沿中的一个上有效，并且至少一个输入寄存器可以在时钟信号的上升沿或下降沿中的另一个上有效。
如本文所例示的，至少一个输入寄存器可以包括串行耦合在测试输入引脚与扫描链的第一扫描寄存器之间的第一输入寄存器(例如，H1)和第二输入寄存器(例如，H2)。第一输入寄存器可以被配置为从测试输入引脚接收测试输入数据并且将测试输入数据向第二输入寄存器传播，并且第二输入寄存器可以被配置为从第一输入寄存器接收测试输入数据并且将测试输入数据向扫描链的第一扫描寄存器传播。
如本文所例示的，电子电路可以包括耦合在扫描链的最后一个扫描寄存器(例如，SR3)和测试输出引脚之间的至少一个输出寄存器(例如，T1、T2)，其中，至少一个输出寄存器可以对时钟信号敏感。
如本文所例示的，至少一个输出寄存器可以包括串行耦合在扫描链的最后一个扫描寄存器与测试输出引脚之间的第一输出寄存器(例如，T1)和第二输出寄存器(例如，T2)。第一输出寄存器可以被配置为从扫描链的最后一个扫描寄存器接收测试输出数据并且将测试输出数据向第二输出寄存器传播，并且第二输出寄存器可以被配置为从第一输出寄存器接收测试输出数据并且将测试输出数据向测试输出引脚传播。
如本文所例示的，电子电路可以包括多个测试输入引脚和多个测试输出引脚，测试输入引脚被配置为接收相应的测试输入信号，测试输出引脚被配置为根据所接收的测试输入信号来提供相应的测试输出信号。该组扫描寄存器中的扫描寄存器可以选择性地被彼此耦合，以便形成串行耦合在测试输入引脚和测试输出引脚之间的扫描寄存器的多个扫描链。
如本文所例示的，该组扫描寄存器中的扫描寄存器可以在时钟信号的上升沿上有效，并且至少一个输入寄存器可以在时钟信号的下降沿上有效。
如本文所例示的，测试电子电路的方法可以包括：选择性地将该组扫描寄存器组中的扫描寄存器彼此耦合，以便形成串行耦合在电子电路的测试输入引脚与测试输出引脚之间的扫描寄存器的扫描链；在电子电路的测试输入引脚处提供测试输入信号，其中，测试输入信号包括将被移位到串行耦合在测试输入引脚和测试输出引脚之间的扫描寄存器中的二进制值的序列，其中，该组扫描寄存器中的扫描寄存器在时钟信号的上升沿或下降沿中的一个上是有效的；在电子电路的测试输出引脚处感测测试输出信号，其中，测试输出信号包括从串行耦合在测试输入引脚和测试输出引脚之间的扫描寄存器移出的二进制值的序列；并且操作在时钟信号的上升沿或下降沿中的另一个上有效的至少一个输入寄存器。
在不损害基本原理的情况下，细节和实施例可以相对于仅通过示例描述的内容甚至显著地变化，而不背离保护范围。
保护范围由所附权利要求限定。
权利要求是本文关于实施例提供的技术教导的组成部分。

Claims (11)

1.一种电子电路，其特征在于，所述电子电路包括：
组合电路块，具有：一组输入引脚，被配置为接收输入数字信号；和一组输出引脚，被配置为根据所接收的所述输入数字信号提供输出数字信号；
测试输入引脚，被配置为接收测试输入信号；
测试输出引脚，被配置为根据所述测试输入信号提供测试输出信号；
一组扫描寄存器，其中所述一组扫描寄存器中的扫描寄存器选择性地被耦合到所述组合电路块或被彼此耦合，以便形成串行耦合在所述测试输入引脚和所述测试输出引脚之间的扫描寄存器的扫描链，其中所述一组扫描寄存器中的所述扫描寄存器被时钟信号进行时钟控制；以及
至少一个输入寄存器，被耦合在所述测试输入引脚与所述扫描链的第一扫描寄存器之间，其中所述至少一个输入寄存器被所述时钟信号的反相副本进行时钟控制。
2.根据权利要求1所述的电子电路，其特征在于：
所述一组扫描寄存器中的所述扫描寄存器在所述时钟信号的上升沿或下降沿中的一个上是有效的；并且
所述至少一个输入寄存器在所述时钟信号的上升沿或下降沿中的另一个上是有效的。
3.根据权利要求1所述的电子电路，其特征在于，所述至少一个输入寄存器包括串行耦合在所述测试输入引脚和所述扫描链的所述第一扫描寄存器之间的第一输入寄存器和第二输入寄存器，其中：
所述第一输入寄存器被配置为从所述测试输入引脚接收测试输入数据，并且将所述测试输入数据向所述第二输入寄存器传播；并且
所述第二输入寄存器被配置为从所述第一输入寄存器接收所述测试输入数据，并且将所述测试输入数据向所述扫描链的所述第一扫描寄存器传播。
4.根据权利要求1所述的电子电路，其特征在于，所述电子电路还包括至少一个输出寄存器，所述输出寄存器被耦合在所述扫描链的最后一个所述扫描寄存器与所述测试输出引脚之间，其中所述至少一个输出寄存器被所述时钟信号进行时钟控制。
5.根据权利要求4所述的电子电路，其特征在于，所述至少一个输出寄存器包括串行耦合在所述扫描链的最后一个所述扫描寄存器与所述测试输出引脚之间的第一输出寄存器和第二输出寄存器，其中：
所述第一输出寄存器被配置为从所述扫描链的最后一个所述扫描寄存器接收测试输出数据，并且将所述测试输出数据向所述第二输出寄存器传播；并且
所述第二输出寄存器被配置为从所述第一输出寄存器接收所述测试输出数据，并且将所述测试输出数据向所述测试输出引脚传播。
6.根据权利要求1所述的电子电路，其特征在于，所述电子电路还包括：多个测试输入引脚，被配置为接收相应的测试输入信号；和多个测试输出引脚，被配置为根据所接收的所述测试输入信号来提供相应的测试输出信号，其中所述一组扫描寄存器中的所述扫描寄存器选择性地被彼此耦合，以便形成串行耦合在相应的测试输入引脚和测试输出引脚之间的扫描寄存器的多个扫描链。
7.根据权利要求1所述的电子电路，其特征在于，所述一组扫描寄存器中的所述扫描寄存器在所述时钟信号的上升沿上有效，并且所述至少一个输入寄存器在所述时钟信号的下降沿上有效。
8.一种电子电路，其特征在于，所述电子电路包括：
组合电路块，具有：一组输入引脚，被配置为接收输入数字信号；和一组输出引脚，被配置为根据所接收的所述输入数字信号提供输出数字信号；
测试输入引脚，被配置为接收测试输入信号；
测试输出引脚，被配置为根据所述测试输入信号提供测试输出信号；
一组扫描寄存器，其中所述一组扫描寄存器中的扫描寄存器选择性地被耦合到所述组合电路块或被彼此耦合，以便形成串行耦合在所述测试输入引脚和所述测试输出引脚之间的扫描寄存器的扫描链；
至少一个输入寄存器，被耦合在所述测试输入引脚与所述扫描链的第一扫描寄存器之间；
其中所述一组扫描寄存器中的所述扫描寄存器在时钟信号的上升沿或下降沿中的一个上是有效的；并且
其中所述至少一个输入寄存器在所述时钟信号的上升沿或下降沿中的另一个上是有效的。
9.根据权利要求8所述的电子电路，其特征在于，所述至少一个输入寄存器包括串行耦合在所述测试输入引脚和所述扫描链的所述第一扫描寄存器之间的第一输入寄存器和第二输入寄存器，其中：
所述第一输入寄存器被配置为从所述测试输入引脚接收测试输入数据，并且将所述测试输入数据向所述第二输入寄存器传播；并且
所述第二输入寄存器被配置为从所述第一输入寄存器接收所述测试输入数据，并且将所述测试输入数据向所述扫描链的所述第一扫描寄存器传播。
10.根据权利要求8所述的电子电路，其特征在于，所述电子电路还包括至少一个输出寄存器，所述输出寄存器被耦合在所述扫描链的最后一个所述扫描寄存器与所述测试输出引脚之间，其中所述至少一个输出寄存器在所述时钟信号的所述上升沿或下降沿中的所述一个上是有效的。
11.根据权利要求10所述的电子电路，其特征在于，所述至少一个输出寄存器包括串行耦合在所述扫描链的最后一个所述扫描寄存器和所述测试输出引脚之间的第一输出寄存器和第二输出寄存器，其中：
所述第一输出寄存器被配置为从所述扫描链的最后一个所述扫描寄存器接收测试输出数据，并且将所述测试输出数据向所述第二输出寄存器传播；并且
所述第二输出寄存器配置为从所述第一输出寄存器接收所述测试输出数据，并且将所述测试输出数据向所述测试输出引脚传播。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4931722A (en) * 1985-11-07 1990-06-05 Control Data Corporation Flexible imbedded test system for VLSI circuits
US6966021B2 (en) * 1998-06-16 2005-11-15 Janusz Rajski Method and apparatus for at-speed testing of digital circuits
US7389457B2 (en) * 2005-10-28 2008-06-17 Sony Corporation Shift registers free of timing race boundary scan registers with two-phase clock control
US8006151B2 (en) * 2008-03-28 2011-08-23 Texas Instruments Incorporated TAP and shadow port operating on rising and falling TCK
US8037385B2 (en) * 2008-12-12 2011-10-11 Qualcomm Incorporat Scan chain circuit and method
US9121892B2 (en) * 2012-08-13 2015-09-01 Analog Devices Global Semiconductor circuit and methodology for in-system scan testing
US9599672B2 (en) * 2014-12-11 2017-03-21 Nxp Usa, Inc. Integrated circuit with scan chain having dual-edge triggered scannable flip flops and method of operating thereof

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