CN214675106U - 一种断电记忆电路 - Google Patents

Abstract

一种断电记忆电路，当直流电源输入端断电后，因为有电容Ⅶ的作用，这时电容Ⅶ开始向外放电，电量不断下降，而稳压二极管的两端电压是一个稳定的电压值，电容Ⅶ剩余的某个电压值减去稳压二极管两端的电压值，电阻Ⅵ两端的电压值不足以使三极管导通，三极管就由导通状态转换为截止状态，这时电容Ⅲ开始释放存储的电能，二极管Ⅰ的负极电势被3.3 V上拉为高电平，3.3V开始给MCU和EEPROM供电，将MCU中的数据及时存进EEPROM中。由于EEPROM是一种电可擦可编程只读存储器，因此数据可长期保存在内部，不会丢失。此电路没有备用电池组维护成本高以及包括铅在内的重金属和磁记忆装置可靠性差的缺点。

Description

一种断电记忆电路

技术领域

本实用新型涉及电路技术领域，具体涉及一种断电记忆电路。

背景技术

电能普遍适用于我们的日常生活中，为我们的生活再来了极大的便利。因为有电能，所以我们在炎热的夏天可以使用电风扇和空调(制冷模式)帮助我们驱热；因为有电能，所以我们在寒冷的冬天可以使用空调(制热模式)和电热毯帮助我们驱除寒冷。但是，由于用电器多电力负荷大，停电这种现象在我们的生活中也会出现，一些地方出现市电欠压而导致设备无法正常工作。若是民用停电，可能对我们的生活没有多大影响，但是在科研、军工领域，甚至航天领域若是发生停电现象，那将会带来不可估量的损失。在这些重要领域若发生停电现象，当供电正常时，科研人员希望从断电前的状态开始继续工作，这就需要使用的设备、仪器仪表具有停电记忆功能。传统的断电记忆装置内一般有备用电池组和磁记忆装置来保存数据。备用电池组方法中采用最广泛的是安装不间断电源装置蓄电池式UPS。但是，蓄电池式UPS有两大缺点—蓄电池组维护成本高以及包括铅在内的重金属对环境影响大。磁记忆装置由磁芯电路和记忆控制电路组成，整个电路部分除记忆磁芯外都是一些常用的三极管和开关二极管，成本低廉。但电路没有集成，可靠性差，而且记忆数据只能保存1周左右。

发明内容

本实用新型为了克服以上技术的不足，提供了一种断电后保留数据且能长时间存储记忆的断电记忆电路。

本实用新型克服其技术问题所采用的技术方案是：

一种断电记忆电路，包括MCU以及与MCU相连的EEPROM，MCU及EEPROM与3V电源和地相连，还包括：

正向低压降稳压器，其IN管脚分别经电阻Ⅰ连接于12V电源、经相互并联的无极性电容Ⅰ和电容Ⅰ接地，其GND管脚接地，其OUT管脚分别经相互并联的无极性电容Ⅱ和电容Ⅱ接地、经电感Ⅰ连接于相互并联的电容Ⅲ和无极性电容Ⅲ的一端、经电阻Ⅲ连接于三极管的集电极，相互并联的电容Ⅲ和无极性电容Ⅲ的另一端接地，电感Ⅰ的另一端连接于3V电源，MCU的I/O管脚分别连接于二极管Ⅰ的负极以及经电阻Ⅳ连接于三极管的集电极，二极管Ⅰ的正极分别接地以及连接于三极管的发射极，三极管的基极分别连接于电阻Ⅴ和电阻Ⅵ的一端，电阻Ⅴ的另一端分别接地以及经无极性电容Ⅳ连接于稳压二极管的正极，电阻Ⅵ的另一端连接于稳压二极管的正极，稳压二极管的负极连接于12V电源；

降压DC-DC转换器，其BOOT管脚连接于无极性电容Ⅴ的一端，无极性电容Ⅴ的另一端分别连接于降压DC-DC转换器的SW管脚、二极管Ⅱ的负极以及电感Ⅱ的一端，电感Ⅱ的另一端分别连接于电阻Ⅻ的一端、经电容Ⅶ接地以及12V电源，电阻Ⅻ的另一端分别连接于降压DC-DC转换器的FB管脚以及经电阻XIII接地，二极管Ⅱ的正极分别连接于降压DC-DC转换器的GND管脚以及接地，降压DC-DC转换器的COMP管脚分别连接于电阻Ⅺ的一端以及无极性电容Ⅸ的一端，电阻Ⅺ的另一端经无极性电容Ⅷ接地，无极性电容Ⅸ的另一端接地，降压DC-DC转换器的GND管脚接地，降压DC-DC转换器的VIN管脚分别连接于二极管Ⅲ的负极以及电阻Ⅷ的一端，二极管Ⅲ的正极连接于直流电源的正极，电阻Ⅷ的另一端分别连接于降压DC-DC转换器的EN管脚以及电阻Ⅸ的一端，电阻Ⅸ的另一端分别连接于直流电源的负极以及接地，降压DC-DC转换器的RT/CLK管脚连接于电阻Ⅹ的一端，电阻Ⅹ的另一端分别连接于直流电源的负极以及接地。

进一步的，上述正向低压降稳压器为LT1117-3.3型正向低压降稳压器。

进一步的，上述降压DC-DC转换器为TPS54560DDAR型降压DC-DC转换器。

为了实现滤波，还包括相互并联的电容Ⅴ和电容Ⅵ，相互并联的电容Ⅴ和电容Ⅵ与电容Ⅶ相并联。

为了实现滤波，还包括相互并联的无极性电容Ⅵ及无极性电容Ⅶ，相互并联的无极性电容Ⅵ及无极性电容Ⅶ一端连接于降压DC-DC转换器的VIN管脚，其另一端接地。

本实用新型的有益效果是：当直流电源输入端断电后，因为有电容Ⅶ的作用，这时电容Ⅶ开始向外放电，电量不断下降，而稳压二极管的两端电压是一个稳定的电压值，电容Ⅶ剩余的某个电压值减去稳压二极管两端的电压值，电阻Ⅵ两端的电压值不足以使三极管导通，三极管就由导通状态转换为截止状态，这时电容Ⅲ开始释放存储的电能，二极管Ⅰ的负极电势被3.3 V上拉为高电平，3.3V开始给MCU和EEPROM供电，将MCU中的数据及时存进EEPROM中。由于EEPROM是一种电可擦可编程只读存储器，因此数据可长期保存在内部，不会丢失。此电路没有备用电池组维护成本高以及包括铅在内的重金属和磁记忆装置可靠性差的缺点。

附图说明

图1为本实用新型的电路结构示意图；

图中，1.正向低压降稳压器 2.降压DC-DC转换器 3.MCU 4.EEPROM 5.电阻Ⅰ 6.无极性电容Ⅰ 7.电容Ⅰ 8.无极性电容Ⅱ 9.电容Ⅱ 10.电感Ⅰ 11.电容Ⅲ 12.无极性电容Ⅲ13.电阻Ⅲ 14.电阻Ⅳ 15.二极管Ⅰ 16.三极管 17.电阻Ⅴ 18.电阻Ⅵ 19.稳压二极管20.无极性电容Ⅳ 21.电感Ⅱ 22.无极性电容Ⅴ 23.二极管Ⅱ 24.二极管Ⅲ 25.无极性电容Ⅵ 26.无极性电容Ⅶ 27.电阻Ⅷ 28.电阻Ⅸ 29.电阻Ⅹ 30.电阻Ⅺ 31.无极性电容Ⅷ32.电阻Ⅻ 33.无极性电容Ⅸ 34.电阻

35.电容Ⅴ 36.电容Ⅵ 37.电容Ⅶ。

具体实施方式

下面结合附图1对本实用新型做进一步说明。

一种断电记忆电路，包括MCU 3以及与MCU 3相连的EEPROM 4，MCU 3及EEPROM 4与3V电源和地相连，还包括：正向低压降稳压器1，其IN管脚分别经电阻Ⅰ 5连接于12V电源、经相互并联的无极性电容Ⅰ 6和电容Ⅰ 7接地，其GND管脚接地，其OUT管脚分别经相互并联的无极性电容Ⅱ 8和电容Ⅱ 9接地、经电感Ⅰ 10连接于相互并联的电容Ⅲ 11和无极性电容Ⅲ 12的一端、经电阻Ⅲ 13连接于三极管16的集电极，相互并联的电容Ⅲ 11和无极性电容Ⅲ 12的另一端接地，电感Ⅰ 10的另一端连接于3V电源，MCU 3的I/O管脚分别连接于二极管Ⅰ 15的负极以及经电阻Ⅳ 14连接于三极管16的集电极，二极管Ⅰ 15的正极分别接地以及连接于三极管16的发射极，三极管16的基极分别连接于电阻Ⅴ 17和电阻Ⅵ 18的一端，电阻Ⅴ 17的另一端分别接地以及经无极性电容Ⅳ 20连接于稳压二极管19的正极，电阻Ⅵ18的另一端连接于稳压二极管19的正极，稳压二极管19的负极连接于12V电源；降压DC-DC转换器2，其BOOT管脚连接于无极性电容Ⅴ 22的一端，无极性电容Ⅴ 22的另一端分别连接于降压DC-DC转换器2的SW管脚、二极管Ⅱ 23的负极以及电感Ⅱ 21的一端，电感Ⅱ 21的另一端分别连接于电阻Ⅻ 32的一端、经电容Ⅶ 37接地以及12V电源，电阻Ⅻ 32的另一端分别连接于降压DC-DC转换器2的FB管脚以及经电阻XIII 34接地，二极管Ⅱ 23的正极分别连接于降压DC-DC转换器2的GND管脚以及接地，降压DC-DC转换器2的COMP管脚分别连接于电阻Ⅺ 30的一端以及无极性电容Ⅸ 33的一端，电阻Ⅺ 30的另一端经无极性电容Ⅷ 31接地，无极性电容Ⅸ 33的另一端接地，降压DC-DC转换器2的GND管脚接地，降压DC-DC转换器2的VIN管脚分别连接于二极管Ⅲ 24的负极以及电阻Ⅷ 27的一端，二极管Ⅲ 24的正极连接于直流电源的正极，电阻Ⅷ 27的另一端分别连接于降压DC-DC转换器2的EN管脚以及电阻Ⅸ 28的一端，电阻Ⅸ 28的另一端分别连接于直流电源的负极以及接地，降压DC-DC转换器2的RT/CLK管脚连接于电阻Ⅹ 29的一端，电阻Ⅹ 29的另一端分别连接于直流电源的负极以及接地。直流电压输入范围广，直流电源从12V到60V均可，且在直流电源的输入端设置有二极管Ⅲ24，起到防止直流电压正负极性接反的功能，当直流电压正负极性输入接反时，此电路不起作用。当在直流电源的输入端和输出端正确接入直流电压正负极性时，会在降压DC-DC转换器2的输出端输出直流12V，然后给下一级正向低压降稳压器1,正向低压降稳压器1的输出端输出直流电压3.3V，接着给电容Ⅲ 11充电。由于外部一直有直流电压输入，电阻Ⅵ 18有合适的偏置电流，因此三极管16处于导通状态，二极管Ⅰ 15的负极是低电平，当直流电源输入端断电后，因为有电容Ⅶ 37的作用，这时电容Ⅶ 37开始向外放电，电量不断下降，而稳压二极管19的两端电压是一个稳定的电压值(例如7.5V)，电容Ⅶ 37剩余的某个电压值减去稳压二极管19两端的电压值，电阻Ⅵ 18两端的电压值不足以使三极管16导通，三极管16就由导通状态转换为截止状态，这时电容Ⅲ 11开始释放存储的电能，二极管Ⅰ 15的负极电势被3.3 V上拉为高电平，3.3V开始给MCU 3和EEPROM 4供电，将MCU 3中的数据及时存进EEPROM 4中。由于EEPROM 4是一种电可擦可编程只读存储器，因此数据可长期保存在内部，不会丢失。此电路没有备用电池组维护成本高以及包括铅在内的重金属和磁记忆装置可靠性差的缺点。电阻Ⅰ 5为限流电阻，无极性电容Ⅰ 6和电容Ⅰ 7作为旁路电容，作用是把输入12V中的高频噪声作为滤除对象，把前级携带的高频杂波滤除。无极性电容Ⅱ 8和电容Ⅱ 9作为去耦电容，作用是滤除输出的3.3V中的杂波干扰。电感10的作用也是滤除输出的3.3V中的纹波干扰。无极性电容Ⅲ 12为去耦电容，电阻Ⅲ 13的作用是作为负载电阻，在集电极上产生一个集电极电流，当三极管16作为开关管使用时把集电极电流的变化转换为电压的变化。电阻Ⅳ 14为限流电阻，无极性电容Ⅳ 20作用是滤除输入进来的电压上的纹波，电阻Ⅴ 17作用是此电阻可以分流一部分电流，防止大电流直接流入而损坏三极管16。二极管Ⅱ 23是钳位二极管，当内部电源开关的关断时，该二极管传到输出电流电阻。电阻Ⅷ 27与电阻Ⅸ 28用来调节输入降压DC-DC转换器2欠压锁定阈值的大小。电阻Ⅹ 29的作用是设定降压DC-DC转换器2的开关频率。无极性电容Ⅴ 22为自举电容。电阻Ⅻ 32和电阻XIII 34共同决定输出电压的大小。电阻Ⅺ 30与无极性电容Ⅷ 31串联后组成补偿组件。

优选的，正向低压降稳压器1为LT1117-3.3型正向低压降稳压器。降压DC-DC转换器2为TPS54560DDAR型降压DC-DC转换器。

进一步的，还包括相互并联的电容Ⅴ 35和电容Ⅵ 36，相互并联的电容Ⅴ 35和电容Ⅵ 36与电容Ⅶ 37相并联。相互并联的电容Ⅴ 35和电容Ⅵ 36用来滤除输出电压中纹波，使输出的电压更平滑。

进一步的，还包括相互并联的无极性电容Ⅵ 25及无极性电容Ⅶ 26，相互并联的无极性电容Ⅵ 25及无极性电容Ⅶ 26一端连接于降压DC-DC转换器2的VIN管脚，其另一端接地。相互并联的无极性电容Ⅵ 25及无极性电容Ⅶ 26作为旁路电容，其作用是把输入直流电压中的高频噪声作为滤除对象，把前级携带的高频杂波滤除。

Claims (3)

1.一种断电记忆电路，包括MCU（3）以及与MCU（3）相连的EEPROM（4），MCU（3）及EEPROM（4）与3V电源和地相连，其特征在于，还包括：

正向低压降稳压器（1），其IN管脚分别经电阻Ⅰ（5）连接于12V电源、经相互并联的无极性电容Ⅰ（6）和电容Ⅰ（7）接地，其GND管脚接地，其OUT管脚分别经相互并联的无极性电容Ⅱ（8）和电容Ⅱ（9）接地、经电感Ⅰ（10）连接于相互并联的电容Ⅲ（11）和无极性电容Ⅲ（12）的一端、经电阻Ⅲ（13）连接于三极管（16）的集电极，相互并联的电容Ⅲ（11）和无极性电容Ⅲ（12）的另一端接地，电感Ⅰ（10）的另一端连接于3V电源，MCU（3）的I/O管脚分别连接于二极管Ⅰ（15）的负极以及经电阻Ⅳ（14）连接于三极管（16）的集电极，二极管Ⅰ（15）的正极分别接地以及连接于三极管（16）的发射极，三极管（16）的基极分别连接于电阻Ⅴ（17）和电阻Ⅵ（18）的一端，电阻Ⅴ（17）的另一端分别接地以及经无极性电容Ⅳ（20）连接于稳压二极管（19）的正极，电阻Ⅵ（18）的另一端连接于稳压二极管（19）的正极，稳压二极管（19）的负极连接于12V电源；

降压DC-DC转换器（2），其BOOT管脚连接于无极性电容Ⅴ（22）的一端，无极性电容Ⅴ（22）的另一端分别连接于降压DC-DC转换器（2）的SW管脚、二极管Ⅱ（23）的负极以及电感Ⅱ（21）的一端，电感Ⅱ（21）的另一端分别连接于电阻Ⅻ（32）的一端、经电容Ⅶ（37）接地以及12V电源，电阻Ⅻ（32）的另一端分别连接于降压DC-DC转换器（2）的FB管脚以及经电阻XIII（34）接地，二极管Ⅱ（23）的正极分别连接于降压DC-DC转换器（2）的GND管脚以及接地，降压DC-DC转换器（2）的COMP管脚分别连接于电阻Ⅺ（30）的一端以及无极性电容Ⅸ（33）的一端，电阻Ⅺ（30）的另一端经无极性电容Ⅷ（31）接地，无极性电容Ⅸ（33）的另一端接地，降压DC-DC转换器（2）的GND管脚接地，降压DC-DC转换器（2）的VIN管脚分别连接于二极管Ⅲ（24）的负极以及电阻Ⅷ（27）的一端，二极管Ⅲ（24）的正极连接于直流电源的正极，电阻Ⅷ（27）的另一端分别连接于降压DC-DC转换器（2）的EN管脚以及电阻Ⅸ（28）的一端，电阻Ⅸ（28）的另一端分别连接于直流电源的负极以及接地，降压DC-DC转换器（2）的RT/CLK管脚连接于电阻Ⅹ（29）的一端，电阻Ⅹ（29）的另一端分别连接于直流电源的负极以及接地；

所述正向低压降稳压器（1）为LT1117-3.3型正向低压降稳压器；

所述降压DC-DC转换器（2）为TPS54560DDAR型降压DC-DC转换器。

2.根据权利要求1所述的断电记忆电路，其特征在于：还包括相互并联的电容Ⅴ（35）和电容Ⅵ（36），相互并联的电容Ⅴ（35）和电容Ⅵ（36）与电容Ⅶ（37）相并联。

3.根据权利要求1所述的断电记忆电路，其特征在于：还包括相互并联的无极性电容Ⅵ（25）及无极性电容Ⅶ（26），相互并联的无极性电容Ⅵ（25）及无极性电容Ⅶ（26）一端连接于降压DC-DC转换器（2）的VIN管脚，其另一端接地。

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