CN214540742U - 基于Zynq的可配置数据排序系统 - Google Patents

Abstract

本实用新型公开了一种基于Zynq的可配置数据排序系统，包括串口，以太网口，随机存取存储器，处理器，以及现场可编程逻辑门阵列，所述串口与所述处理器的输入端相连接，所述以太网口与所述处理器的输入端相连接，所述处理器的输出端与所述现场可编程逻辑门阵列相连接，所述处理器的输出端与所述随机存取存储器相连接；通过串口以及以太网口进行数据传输，处理器管理任务，通过存储有二元线性排序算法的现场可编程逻辑门阵列上的排序单元对数据进行排序，能够充分利用处理器的能力，提升了总体排序的效率，实现在延时和排序性能上得到进一步提升，本实用新型作为一种基于Zynq的可配置数据排序系统，可广泛应用于数据处理系统技术领域。

Description

基于Zynq的可配置数据排序系统

技术领域

本实用新型涉及数据计算系统技术领域，尤其是基于Zynq的可配置数据排序系统。

背景技术

随着大数据的持续火热发展，大数据应用冲击着各个行业，为全社会带来了新的思考。大数据产业作为一个新兴产业正席卷而来，并创造出了巨大的价值，成为了当今企业和学者关注的热点问题。大数据正在成为重要的资产和生产资料，未来，大数据在推动世界经济发展方面将发挥重要作用。

由于大数据本身的固有特征：规模性(Volume)、高速性(Velocity)、多样性(Variety)、价值性(Value)，使得直接从大数据中提炼有效信息变得非常困难。因此，需要对数据进行预先处理。虽然目前有很多数据处理技术，但是对数据进行排序仍然是高效手段之一。

目前尚没有专门用于大数据排序的排序器，当前的排序实现都是将排序算法作为CPU处理器上基于操作系统的一段应用程序。排序算法的性能决定了排序器的性能。

现有排序算法基本都是从软件角度，通过优化算法的时间和空间复杂度来提升算法性能，但是随着近几年摩尔定律达到极限，CPU的计算能力提升遇到了瓶颈，单纯从优化算法复杂度角度提升排序算法性能已经很难应付大数据时代的需求。

产业界和学术界从上个世纪70年代就开始探索通过并行计算技术来进一步提升排序算法性能，得益于计算机处理器技术的不断发展，截止目前，已经有基于多核CPU，GPU，FPGA，ASIC等多种硬件平台的算法，基于这些硬件平台形成了专门用于数据的排序器。在这其中，基于FPGA的排序器相对于基于CPU和GPU的排序器延时和功耗都更低，而相对于ASIC在算法配置的灵活性方面具有优势。

但是，目前，FPGA的排序算法都是基于已有排序算法并行化之后获得的，没有针对FPGA硬件体系结构进行专门的设计，对FPGA芯片资源利用率不高，导致基于FPGA的排序器整体性能仍然有很大的提升空间。

实用新型内容

有鉴于此，本实用新型实施例提供一种高性能，低延时以及低功耗的基于Zynq的可配置数据排序系统。

本实用新型实施例提供了一种基于Zynq的可配置数据排序系统，包括串口，以太网口，随机存取存储器，处理器，以及现场可编程逻辑门阵列，所述串口与所述处理器的输入端相连接，所述以太网口与所述处理器的输入端相连接，所述处理器的输出端与所述现场可编程逻辑门阵列相连接，所述处理器的输出端与所述随机存取存储器相连接。

可选地，还包括总线，所述总线用于连接所述处理器以及所述现场可编程逻辑门阵列。

可选地，所述现场可编程逻辑门阵列还包括线性排序器。

可选地，所述线性排序器还包括输出接口，输入接口，有限状态机以及排序单元。

可选地，所述排序单元还包括第一寄存器，第二寄存器，第三寄存器，第四寄存器，比较器，第五寄存器，第六寄存器，第一选择器以及第二选择器，所述第一寄存器的输出端与所述比较器的输入端相连接，所述第二寄存器的输出端与所述比较器的输入端相连接，所述比较器的输入端分别与所述第一寄存器的输出端，所述第二寄存器的输出端以及所述比较器的输出端相连接，所述第三寄存器的输入端分别与所述第一寄存器的输出端，第二寄存器的输出端以及所述比较器的输出端相连接，所述第四寄存器的输入端分别与所述第一寄存器的输出端，第二寄存器的输出端以及所述比较器的输出端相连接，所述第三寄存器的输出端与所述比较器的输入端相连接，所述第四寄存器的输出端与所述比较器的输入端相连接，所述第一比较器的输出端分别与所述第五寄存器的输入端以及第二寄存器的输入端相连接，所述第二比较器的输出端分别与所述第六寄存器的输入端以及第二寄存器的输入端相连接。

可选地，所述总线为AXI4总线。

可选地，所述串口为RS-232串口。

可选地，所述以太网口为RJ-45以太网口。

可选地，所述处理器为ARM Cortex-A9。

上述本实用新型实施例中的一个技术方案具有如下优点：本实用新型的实施例通过存储有排序算法的FPGA部分作为Zynq中ARM处理器的协处理器，负责数据排序任务，组成异构计算架构；ARM处理器负责排序器的人机交互、网络通信、数据缓存与存储、排序任务分割等任务；能够充分利用处理器的能力，提升了总体排序的效率，实现在延时和排序性能上得到进一步提升。

附图说明

图1为本实用新型的一种基于Zynq的可配置数据排序系统的整体结构框图；

图2为本实用新型的FPGA上的排序器结构图；

图3为本实用新型的排序器上的排序单元结构图；

附图标记，1.第一寄存器，2.第二寄存器，3.第三寄存器，4.第四寄存器，5.第五寄存器，6.第六寄存器，7比较器，8.第一选择器，9.第二选择器。

具体实施方式

下面结合说明书附图和具体实施例对本实用新型作进一步解释和说明。

参照图1，一种基于Zynq的可配置数据排序系统，包括串口，以太网口，随机存取存储器，处理器，以及现场可编程逻辑门阵列，所述串口与所述处理器的输入端相连接，所述以太网口与所述处理器的输入端相连接，所述处理器的输出端与所述现场可编程逻辑门阵列相连接，所述处理器的输出端与所述随机存取存储器相连接。

进一步作为优选的实施方式，还包括总线，所述总线用于连接所述处理器以及所述现场可编程逻辑门阵列。

其中，所述总线用于基于Zynq的可配置数据排序系统之间的通信，连接所述处理器以及所述现场可编程逻辑门阵列，可以使双方进行数据交互。

进一步作为优选的实施方式，所述现场可编程逻辑门阵列还包括线性排序器。

其中，所述现场可编程逻辑门阵列内存储有二元线性排序算法，运行所述排序算法能提高排序系统的延时以及排序性能，根据所述排序算法设计了线性排序器。

进一步作为优选的实施方式，所述线性排序器还包括输出接口，输入接口，有限状态机以及排序单元。

参照图2，所述线性排序器由输出接口，输入接口，有限状态机以及排序单元组成，输入接口用于接收数据，有限状态机用于控制排序单元同步工作，排序单元用于对接收到的数据进行排序，输出接口用于输出数据。

进一步作为优选的实施方式，所述排序单元还包括第一寄存器，第二寄存器，第三寄存器，第四寄存器，比较器，第五寄存器，第六寄存器，第一选择器以及第二选择器，所述第一寄存器的输出端与所述比较器的输入端相连接，所述第二寄存器的输出端与所述比较器的输入端相连接，所述比较器的输入端分别与所述第一寄存器的输出端，所述第二寄存器的输出端以及所述比较器的输出端相连接，所述第三寄存器的输入端分别与所述第一寄存器的输出端，第二寄存器的输出端以及所述比较器的输出端相连接，所述第四寄存器的输入端分别与所述第一寄存器的输出端，第二寄存器的输出端以及所述比较器的输出端相连接，所述第三寄存器的输出端与所述比较器的输入端相连接，所述第四寄存器的输出端与所述比较器的输入端相连接，所述第一比较器的输出端分别与所述第五寄存器的输入端以及第二寄存器的输入端相连接，所述第二比较器的输出端分别与所述第六寄存器的输入端以及第二寄存器的输入端相连接。

参照图3，图3为排序单元的结构图；其中，第一寄存器通过输入接口接收排序数据，把第一寄存器里的数据以及第二寄存器里的数据输入到比较器中进行比较，比较器输出比较结果到第三寄存器以及第四寄存器中，第一寄存器输出数据到第三寄存器以及第四寄存器中，并且第二寄存器也输出数据到第三寄存器以及第四寄存器中，第三寄存器连接第一选择器，第四寄存器连接第二选择器，根据比较结果，第一选择器输出数据到第五寄存器以及第二寄存器中；根据比较结果，第二选择器输出数据到第六寄存器以及第二寄存器中，第五寄存器输出偏序序列，第六寄存器输出排序序列。其中，第一寄存器，第二寄存器，第五寄存器以及第六寄存器接收有限状态机发送的信号，有限状态机发送的信号有信号S1为空闲信号，排序器复位后在此信号等待CPU侧发送排序数据；信号S2为偏序序列构造阶段，将输入数据构造为偏序序列；信号S3用于等待来自主机侧的输出控制信号或接口协议的总线空闲信号；信号S4为排序序列生成阶段，数据流反向输出，将偏序序列构造为排序序列，所述偏序序列为FPGA上存储的二元线性排序算法的偏序序列。

进一步作为优选的实施方式，所述总线为AXI4总线。

其中，AXI4总线用于连接处理器以及现场可编程逻辑门阵列。

进一步作为优选的实施方式，所述串口为RS-232串口。

其中，RS-232串口用于操作者和排序器进行单机通信和输出调试信息。

进一步作为优选的实施方式，所述以太网口为RJ-45以太网口。

其中，RJ-45以太网口用于组建计算集群和边缘计算网络。

进一步作为优选的实施方式，所述处理器为ARM Cortex-A9。

其中，ARM Cortex-A9处理器用于数据存储管理和排序任务分发管理，处理器上部署了Linux操作系统。

综上所述，相较于现有技术，本实用新型具有以下优点：

1、本实用新型将数据的存储功能交由处理器上的随机存取存储器实现，扩大了现场可编程逻辑门阵列上排序算法的规模。

2、本实验新型将排序器的通信，数据存储管理和排序任务分发管理通过ARM上的Linux操作系统实现，充分利用处理器的能力，提升了总体排序的效率。

3、本实用新型根据存储有排序算法的FPGA部分作为Zynq中ARM处理器的协处理器，负责数据排序任务，组成异构计算架构，实现在延时和排序性能上得到进一步提升。

以上是对本实用新型的较佳实施进行了具体说明，但本实用新型并不限于所述实施方式，熟悉本领域的技术人员在不违背本实用新型精神的前提下还可做作出种种的等同变形或替换，这些等同的变形或替换均包含在本申请权利要求所限定的范围内。

Claims (9)

1.一种基于Zynq的可配置数据排序系统，其特征在于：包括串口，以太网口，随机存取存储器，处理器，以及现场可编程逻辑门阵列，所述串口与所述处理器的输入端相连接，所述以太网口与所述处理器的输入端相连接，所述处理器的输出端与所述现场可编程逻辑门阵列相连接，所述处理器的输出端与所述随机存取存储器相连接。

2.根据权利要求1所述的一种基于Zynq的可配置数据排序系统，其特征在于：还包括总线，所述总线用于连接所述处理器以及所述现场可编程逻辑门阵列。

3.根据权利要求1所述的一种基于Zynq的可配置数据排序系统，其特征在于：所述现场可编程逻辑门阵列还包括线性排序器。

4.根据权利要求3所述的一种基于Zynq的可配置数据排序系统，其特征在于：所述线性排序器还包括输出接口，输入接口，有限状态机以及排序单元。

5.根据权利要求4所述的一种基于Zynq的可配置数据排序系统，其特征在于：所述排序单元还包括第一寄存器，第二寄存器，第三寄存器，第四寄存器，比较器，第五寄存器，第六寄存器，第一选择器以及第二选择器，所述第一寄存器的输出端与所述比较器的输入端相连接，所述第二寄存器的输出端与所述比较器的输入端相连接，所述比较器的输入端分别与所述第一寄存器的输出端，所述第二寄存器的输出端以及所述比较器的输出端相连接，所述第三寄存器的输入端分别与所述第一寄存器的输出端，第二寄存器的输出端以及所述比较器的输出端相连接，所述第四寄存器的输入端分别与所述第一寄存器的输出端，第二寄存器的输出端以及所述比较器的输出端相连接，所述第三寄存器的输出端与所述比较器的输入端相连接，所述第四寄存器的输出端与所述比较器的输入端相连接，所述第一比较器的输出端分别与所述第五寄存器的输入端以及第二寄存器的输入端相连接，所述第二比较器的输出端分别与所述第六寄存器的输入端以及第二寄存器的输入端相连接。

6.根据权利要求2所述的一种基于Zynq的可配置数据排序系统，其特征在于：所述总线为AXI4总线。

7.根据权利要求1所述的一种基于Zynq的可配置数据排序系统，其特征在于：所述串口为RS-232串口。

8.根据权利要求1所述的一种基于Zynq的可配置数据排序系统，其特征在于：所述以太网口为RJ-45以太网口。

9.根据权利要求1所述的一种基于Zynq的可配置数据排序系统，其特征在于：所述处理器为ARM Cortex-A9。

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