CN214067780U - 一种多处理器的图像处理加速板卡及系统 - Google Patents
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Abstract
本实用新型提出一种多处理器的图像处理加速板卡，包括至少两个级联的子板卡，所述子板卡之间可拆卸连接，所述子板卡包括FPGA处理器单元、DDR缓存单元和DSP处理器单元，所述DDR缓存单元及DSP处理器单元分别和FPGA处理器单元连接，各子板卡的FPGA处理器单元依次连接，使得前一级子板卡的FPGA处理器单元和后一级子板卡的FPGA处理器单元进行数据交互。本实用新型能够根据图像处理难度或者复杂度的不同进行配置调整，具有较强灵活性。
Description
技术领域
本实用新型涉及图像处理硬件结构，尤其涉及一种多处理器的图像处理加速板卡及系统。
背景技术
在常用的数字处理硬件结构中(如图像处理板卡)，通常采用的结构是CPU+DSP，或者CPU+FPGA又或者DSP+FPGA的单个异核连接的结构。该种结构无法满足数据量大，复杂度高的处理。对于点对点的连接的硬件结构缺少了灵活性，同时，这种结构无法处理不同任务的不同数据，极大的限制了处理器的功能和应用范围。图像处理难度或者复杂度的不同，对于硬件的需求也会不同。一般图像处理以FPGA+DSP为处理平台。然而对于复杂度更高，任务数更多的需求，一级FPGA+DSP难以满足需求。基于此，需要一种优化的图像处理加速板卡。
实用新型内容
本实用新型要解决的技术问题就在于：针对现有技术存在的技术问题，本实用新型提供一种多处理器的图像处理加速板卡及系统，能够根据图像处理难度或者复杂度的不同进行配置调整，具有较强灵活性。
为解决上述技术问题，本实用新型提出的技术方案为：
一种多处理器的图像处理加速板卡，包括至少两个级联的子板卡，所述子板卡之间可拆卸连接，所述子板卡包括FPGA处理器单元、DDR缓存单元和DSP处理器单元，所述DDR缓存单元及DSP处理器单元分别和FPGA处理器单元连接，前一级子板卡的FPGA处理器单元和后一级子板卡的FPGA处理器单元连接。
优选的，所述前一级子板卡的FPGA处理器单元和后一级子板卡的FPGA处理器单元通过SRIO协议进行数据交互。
优选的，所述FPGA处理器单元和DSP处理器单元通过SRIO协议进行数据交互。
本实用新型还提出一种图像处理系统，包括互相连接的上位机和图像处理加速板卡，所述图像处理加速板卡为所述的图像处理加速板卡，所述上位机和图像处理加速板卡的第一级子板卡连接。
优选的，所述子板卡的FPGA处理器单元和上位机连接。
与现有技术相比，本实用新型的优点在于：
一、本实用新型的子板卡之间可拆卸连接，对于一般的需求，如传统板卡能力范围内的需求可用较少的子板卡实现，对于算力大且任务多的需求，可连入更多子板卡；
二、本实用新型可减少各个处理器计算压力，对于复杂度难度大的算法可将算法分块分配给子板卡的各个处理器，如可以FPGA负责一部分，DSP负责一部分，当算法难度更大的时候，可以将一个算法分给各个子板卡上的各个处理器去处理；
三、本实用信息可以按照需求增减子板卡，当开发至后期才开始发现处理器内部资源不够用的时候，这时候可以将更多子板卡级联，将剩下的算法给级联到的子板卡做处理，这样可减少板卡再次开发的经济成本和时间成本。
附图说明
图1为本实用新型的图像处理加速板卡结构示意图。
图2为本实用新型的图像处理系统结构示意图。
图例说明：1-子板卡、11-FPGA处理器单元、12-DDR缓存单元、13-DSP处理器单元。
具体实施方式
以下结合说明书附图和具体优选的实施例对本实用新型作进一步描述，但并不因此而限制本实用新型的保护范围。
如图1所示，本实用新型提出一种多处理器的图像处理加速板卡，包括至少两个级联的子板卡1，子板卡1之间可拆卸连接，子板卡1包括：
FPGA处理器单元11，用于并行运算或者加速运算，同时作为数据流控制中心；
DDR缓存单元12，用于进行不需要实时处理的运算；
DSP处理器单元13，用于将数据流缓存并在需要时将所缓存的数据发送给FPGA处理器单元11或DSP处理器单元13；
DDR缓存单元12及DSP处理器单元13分别和FPGA处理器单元11连接，各子板卡1的FPGA处理器单元11依次连接，使得前一级子板卡1的FPGA处理器单元11和后一级子板卡1的FPGA处理器单元11进行数据交互。
通过上述结构，子板卡1以FPGA处理器单元11为中心，各个单元之间紧密联系，数据可流通于任何一个单元。本实施例的图像处理加速板卡对于数据量极大，复杂度极高的处理提供了有效的平台。对于图像处理加速板卡的前一级子板卡1和后一级子板卡1，每个子板卡1的FPGA处理器单元11和DSP处理器单元13之间可以作为独立的处理线，前一级子板卡1的FPGA处理器单元11和后一级子板卡1的FPGA处理器单元11之间又可以作为独立的处理线，且前一级子板卡1的DSP处理器单元13和后一级子板卡1的DSP处理器单元13之间同样可以作为独立的处理线。前一级子板卡1的FPGA处理器单元11收到数据后可以保存在前一级子板卡1的DDR缓存单元12，也可以传输给前一级子板卡1的DSP处理器单元13或者后一级子板卡1的FPGA处理器单元11，后一级子板卡1的FPGA处理器单元11根据自己的任务进行相应的数据处理，DSP处理器单元13的处理结果发送给对应的FPGA处理器单元11。该结构利于各个处理器间任务的分担，增强了异构处理器间的协同合作。
同时上述结构还提供了较高的灵活性，由于子板卡1之间可拆卸连接，本实施例的图像处理加速板卡可以根据任务难度自行调整，对于一般的需求，如传统板卡能力范围内的需求可用较少的子板卡1实现，对于算力大且任务多的需求，可连入更多子板卡1进行级联，这样还可以减少板卡再次开发的经济成本和时间成本。
本实施例中，前一级子板卡1的FPGA处理器单元11和后一级子板卡1的FPGA处理器单元11通过SRIO协议进行数据交互。本实施例的图像处理加速板卡的第一级子板卡1较为特殊，其FPGA处理器单元11接收上位机所发送的数据，并根据预定协议将数据转发至DSP处理器单元13或者后一级子板卡1的FPGA处理器单元11，后一级子板卡1的FPGA处理器单元11亦通过预定协议将数据转发至对应的DSP处理器单元13或者其后一级子板卡1的FPGA处理器单元11。
本实施例中，FPGA处理器单元11和DSP处理器单元13通过SRIO协议进行数据交互，FPGA处理器单元11将数据发送给DSP处理器单元13，DSP处理器单元13处理完毕后将处理结果返回给FPGA处理器单元11。
如图2所示，本实施例还提出一种图像处理系统，包括互相连接的上位机和图像处理加速板卡，图像处理加速板卡为本实施例的图像处理加速板卡，上位机和图像处理加速板卡的第一级子板卡1连接，第一级子板卡1的FPGA处理器单元11和上位机连接，以接收上位机所发送的数据并将收集第一级和后续子板卡1的数据处理结果并返回给上位机。
上述只是本实用新型的较佳实施例，并非对本实用新型作任何形式上的限制。虽然本实用新型已以较佳实施例揭露如上，然而并非用以限定本实用新型。因此，凡是未脱离本实用新型技术方案的内容，依据本实用新型技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均应落在本实用新型技术方案保护的范围内。
Claims (5)
1.一种多处理器的图像处理加速板卡，其特征在于，包括至少两个级联的子板卡(1)，所述子板卡(1)之间可拆卸连接，所述子板卡(1)包括FPGA处理器单元(11)、DDR缓存单元(12)和DSP处理器单元(13)，所述DDR缓存单元(12)及DSP处理器单元(13)分别和FPGA处理器单元(11)连接，前一级子板卡(1)的FPGA处理器单元(11)和后一级子板卡(1)的FPGA处理器单元(11)连接。
2.根据权利要求1所述的多处理器的图像处理加速板卡，其特征在于，所述前一级子板卡(1)的FPGA处理器单元(11)和后一级子板卡(1)的FPGA处理器单元(11)通过SRIO协议进行数据交互。
3.根据权利要求1所述的多处理器的图像处理加速板卡，其特征在于，所述FPGA处理器单元(11)和DSP处理器单元(13)通过SRIO协议进行数据交互。
4.一种图像处理系统，包括互相连接的上位机和图像处理加速板卡，其特征在于，所述图像处理加速板卡为权利要求1～3任一所述的图像处理加速板卡，所述上位机和图像处理加速板卡的第一级子板卡(1)连接。
5.根据权利要求4所述的图像处理系统，其特征在于，所述子板卡(1)的FPGA处理器单元(11)和上位机连接。
Priority Applications (1)
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|---|---|---|---|
| CN202023121560.2U CN214067780U (zh) | 2020-12-22 | 2020-12-22 | 一种多处理器的图像处理加速板卡及系统 |
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Publications (1)
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| CN214067780U true CN214067780U (zh) | 2021-08-27 |
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ID=77410426
Family Applications (1)
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| CN202023121560.2U Active CN214067780U (zh) | 2020-12-22 | 2020-12-22 | 一种多处理器的图像处理加速板卡及系统 |
Country Status (1)
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2020
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