CN213690585U - 一种高速信号采集回放装置及系统 - Google Patents

Abstract

本实用新型公开了提供一种高速信号采集回放装置及系统，首先通过射频处理卡将接收到的模拟射频信号转换为模拟中频信号，其次采集回放卡对模拟中频信号进行模数转换得到数字信号，CPU卡对数字信号进行分配存储至存储卡完成采集，之后CPU卡从存储卡中提取数字信号，采集回放卡进行数模转换得到待发送模拟信号并输出完成回放。在现有的多通道采集回放同步数据采集系统十分笨重，使用不便，而本实用新型通过射频处理卡进行调频，采集回放卡进行数模转换，CPU卡进行分配存储与提取，实现了便捷、灵活的高速信号的采集、存储和回放。

Description

一种高速信号采集回放装置及系统

技术领域

本实用新型涉及信号采集回放领域，尤其涉及一种高速信号采集回放装置及系统。

背景技术

信号采集系统是现代化无线监控和分析系统中非常重要的环节，目前，市面上有各种信号采集卡或采集系统可供选择，以满足生产和科研试验等各方面的不同需要，但由于数据源以及用户需求的多样性，有时并不能满足要求。特别是在某些应用中，需要高速采集多个通道的数据，同时，为了满足演习和试验要求，需要完成信号的回放和发射功能；而且为了分析比较各通道信号间的相互关系，常常要求所有通道的采集必须同步。

现有的数据采集系统能够满足上述要求的比较少，且价格十分昂贵，体积较大，分量较重，使用十分不方便，还存在整个系统笨重，缺乏灵活性，不能实现即插即用，不适合一体化、便携设备采用等缺点。如何提供一种使用便捷、灵活的同步采集装置是亟需解决的问题。

上述内容仅用于辅助理解本实用新型的技术方案，并不代表承认上述内容是现有技术。

实用新型内容

本实用新型的主要目的在于提供一种高速信号采集回放装置及系统，旨在解决现有技术中无法提供便捷、灵活的同步采集装置的技术问题。

为实现上述目的，本实用新型提出一种高速信号采集回放装置，所述高速信号采集回放装置包括：射频处理卡、采集回放卡、存储卡、 CPU卡以及背板；

其中，所述射频处理卡的第一端与外接信号源连接，所述射频处理卡的第二端与所述采集回放卡的第一端相连接，所述射频处理卡的第三端与所述背板的第一端连接，所述采集回放卡的第二端与外接输出设备连接，所述采集回放卡的第三端与所述背板的第二端连接，所述存储卡与所述背板的第三端相连接，所述CPU卡的第一端与上位机连接，所述CPU卡的第二端与所述背板的第四端相连接；

所述射频处理卡，用于对接收到的模拟射频信号进行调频，输出模拟中频信号并所述模拟中频信号发送至所述采集回放卡；

所述采集回放卡，用于对接收到的所述模拟中频信号进行模数转换，输出数字信号并所述数字信号发送至所述CPU卡；

所述CPU卡，用于接收所述数字信号，并将所述数字信号发送至所述存储卡进行存储；

所述存储卡，用于接收所述数字信号并存储所述数字信号。

优选的，所述CPU卡，还用于从所述存储卡中提取所述数字信号，并将所述数字信号发送至所述采集回放卡；

所述采集回放卡，还用于接收所述数字信号进行数模转换，输出模拟信号并发送至外接设备。

优选的，所述采集回放卡包括：第一信号调理电路、ADC单元、 FPGA单元、DAC单元和第二信号调理电路；

其中，所述第一信号调理电路的第一端与所述射频处理卡的第二端连接，所述第一调理电路的第二端与所述ADC单元的第一端连接，所述ADC单元的第二端与所述FPGA单元的第一端连接，所述FPGA 单元的第二端与所述DAC单元的第一端连接，所述DAC单元的第二端与所述第二信号调理电路的第一端连接，所述FPGA单元的第三端与所述背板的第二端连接，所述第二信号调理电路的第二端与外接设备连接；

所述第一信号调理电路，用于接收所述模拟中频信号进行调理输出待转换模拟信号，并将所述待转换模拟信号发送至所述ADC单元；

所述ADC单元，用于接收所述待转换模拟信号进行模数转换输出数字信号，并将所述数字信号发送至所述FPGA单元；

所述FPGA单元，用于接收所述数字信号并将所述数字信号发送至所述CPU卡；

或，所述FPGA单元接收CPU卡发送的待转换数字信号，并将所述待转换数字信号发送至所述DAC单元；

所述DAC单元，用于接收所述待转换数字信号进行数模转换，输出待发送模拟信号并发送至所述第二调理电路；

所述第二调理电路，用于接收待发送模拟信号进行反调理，输出待发送模拟信号并将所述待发送模拟信号发送至外接设备。

优选的，所述采集回放卡还包括：模拟信号的输入接口和模拟信号的输出接口；

其中，所述输入接口的第一端与所述射频处理卡第二端连接，所述输入接口的第二端与所述第一调理电路的第一端连接，所述输出接口的第一端与所述第二调理电路的第二端连接，所述输出接口的第二端与所述外接设备连接；

所述输入接口，用于接收所述模拟中频信号并将所述模拟中频信号发送至所述第一调理电路；

所述输出接口，用于接收所述待发送模拟信号并将所述待发送模拟信号发送至所述外接设备。

优选的，所述采集回放卡还包括：时钟芯片；

其中，所述时钟芯片的第一端与所述ADC单元的第三端连接，所述时钟芯片的第二端与所述FPGA单元的第四端连接，所述时钟芯片的第三端与所述DAC单元的第三端连接；

所述时钟芯片，用于提供时钟信号至所述ADC单元、所述FPGA 单元和所述DAC单元。

优选的，所述CPU卡包括：主控制芯片、USB控制芯片和网络控制芯片；

其中，所述主控制芯片的第一端与上位机连接，所述主控制芯片的第二端与所述背板的第四端连接，所述主控制芯片的第三端与所述 USB控制芯片的第一端连接，所述主控制芯片的第四端与所述网络控制芯片的第一端连接，所述USB控制芯片的第二端与有线外接设备连接，所述网络控制芯片的第二端与无线外接设备连接；

所述主控制芯片，用于接收所述数字信号并将所述数字信号进行分配，发送至所述存储卡、所述USB控制芯片或所述网络控制芯片；

所述USB控制芯片，用于接收所述数字信号并将所述数字信号发送至所述有线外接设备；

所述网络控制芯片，用于接收所述数字信号并将所述数字信号发送至所述无线外接设备。

优选的，所述CPU卡还包括：VGA接口、USB接口和LAN接口；

其中，所述VGA接口的第一端与所述主控制芯片的第一端连接，所述VGA接口的第二端与所述上位机连接，所述USB接口的第一端与所述USB控制芯片的第二端连接，所述USB接口的第二端与所述无线外接设备连接，所述LAN接口的第一端与网络控制芯片的第二端连接，所述LAN接口的第二端与所述无线外接设备连接；

所述VGA接口，用于接收上位机的指令并将所述指令发送至所述主控制芯片；

所述USB接口，用于接收所述数字信号并将所述数字信号发送至所述有线外接设备；

所述LAN接口，用于接收所述数字信号并所述数字信号发送至所述无线外接设备。

优选的，所述CPU卡还包括：缓存卡；所述缓存卡连接所述主控制芯片的第五端；

所述缓存卡，用于接收所述数字信号，并将所述数字信号进行临时存储。

优选的，所述主控制芯片还用于，接收所述上位机的指令并对所述指令进行解析，输出采集指令或回放指令并将所述采集指令或所述回放指令发送至所述FPGA单元；

相应的，所述FPGA单元，用于接收所述采集指令或所述回放指令输出工作模式。

为实现上述目的，本实用新型还提出一种高速信号采集回放系统，所述一种高速信号采集回放系统包括如上述的一种高速信号采集回放装置和上位机。

本实用新型中，提供一种高速信号采集回放装置及系统，首先通过射频处理卡将接收到的模拟射频信号转换为模拟中频信号，其次采集回放卡对模拟中频信号进行模数转换得到数字信号，CPU卡对数字信号进行分配存储至存储卡完成采集，之后CPU卡从存储卡中提取数字信号，采集回放卡进行数模转换得到待发送模拟信号并输出完成回放。在现有的多通道采集回放同步数据采集系统十分笨重，使用不便，而本实用新型通过射频处理卡进行调频，采集回放卡进行数模转换，CPU卡进行分配存储与提取，实现了便捷、灵活的高速信号的采集、存储和回放。

附图说明

为了更清楚地说明本实用新型实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍。

图1是本实用新型高速信号采集回放装置第一实施例的装置结构示意图；

图2是本实用新型高速信号采集回放装置第二实施例的装置结构示意图。

本实用新型目的的实现、功能特点及优点将结合实施例，参照附图做进一步说明。

具体实施方式

应当理解，此处所描述的具体实施例仅仅用以解释本实用新型，并不用于限定本实用新型。

下面将结合本实用新型实施例中的附图，对本实用新型实施例中的技术方案进行清楚、完整地描述。

参照图1，图1是本实用新型高速信号采集回放装置第一实施例的装置结构示意图，提出本实用新型的第一实施例。

如图1所示，在本实施例中，所述高速信号采集回放装置包括射频处理卡10、采集回放卡20、存储卡30、CPU卡40和背板50；

本领域技术人员可以理解，图1中示出的结构并不构成对高速信号采集回放装置的限定，可以包括比图示更多或更少的部件，或者组合某些部件，或者不同的部件布置。

其中：所述射频处理卡10的第一端与外接信号源连接，所述射频处理卡10的第二端与所述采集回放卡20的第一端相连接，所述射频处理卡10的第三端与所述背板50的第一端连接。

需要说明的是，射频就是射频电流，它是一种高频交流变化电磁波的简称，射频处理卡10是对射频信号进行调频处理的卡。外界信号源是用来提供射频模拟信号的信号源外接装置。背板50是支撑其他电路板、器件和器件之间的相互连接，并为所支撑的器件提供电源和数据信号的电路板或框架，在本实施例中背板50是支撑射频处理卡10、采集回放卡20、CPU卡40和存储卡30的电路板。

可以理解的是，射频处理卡10从第一端连接的外部信号源接收到模拟射频信号，对模拟射频信号进行调频处理，输出使元件能稳定的工作和减小干扰的模拟中频信号，例如在看电视过程中，电视机内部的调频装置需要将接收到的射频信号处理为中频信号保证电视机能够稳定的工作，电视机的图像中频信号是38MHz，音频的中频信号是6.5MHz。射频处理卡10的第二端通过连接线与采集回放卡20 的第一端连接，射频处理卡10将输出的模拟中频信号通过连接线发送至采集回放卡20进行进一步处理，其中连接线可以是专用线缆，所述射频处理卡10的第三端通过信号线和电源线与背板50的第一端相连接，通过电源线对射频处理卡10进行供电，通过信号线接收采集信号。

其中，所述采集回放卡20的第二端与外接输出设备连接，所述采集回放卡20的第三端与所述背板50的第二端连接。

需要说明的是，在采集模式下，采集回放卡20是对接受到的中频模拟信号进行数模转换得到数字信号并进行发送的卡。外接输出设备是在回放模式下对采集回放卡20输出的模拟信号进行展示的装置，可以是外接示波器或其他装置，在此不做具体要求。

可以理解的是，在采集模式下，采集回放卡20通过专用线缆接收到射频处理卡10输出的模拟中频信号，对所述模拟中频信号进行数模转换处理，输出数字信号，并通过PCIe总线与背板50发送至 CPU卡40进行接下来的处理。在回放模式下，采集回放卡20接收 CPU卡40发送的数字信号，将数字信号数模转换生成发送模拟信号，并将发送模拟信号进行输出至外接输出设备。

其中，所述CPU卡40的第一端与上位机连接，所述CPU卡40 的第二端与所述背板50的第四端相连接。

需要说明的是，CPU卡40是本装置的核心处理模块，控制整个高速信号采集回放全过程。上位机是通过采集回放系统管理软件发送指令以使本装置进入高速信号采集回放步骤的的机器，上位机可以是计算机也可以是具有相似功能的其他设备，在此不做具体限定。

可以理解的是，CPU卡40在接收到上位机指令时，对接收到指令进行解析，获取上位机指令的信息，并根据信息生成新的指令，通过PCIe总线和背板50发送至采集回放卡20，采集回放卡20根据新的指令选择工作模式以及该工作模式下的子模块。

应理解的是，在采集模式下，CPU卡40在接收到采集回放卡20 通过PCIe总线和背板50发送的数字信号时，将接收到的数字信号进行分配，通过PCIe总线和背板50发送至与背板50的第三端连接的存储卡30。在回放模式下，CPU卡40从存储卡30中提取数字信号，并将提取的数字信号发送至采集回放卡20，由采集回放卡20进行进一步处理。

其中，所述存储卡30与所述背板50的第三端相连接。

需要说明的是，存储卡30与背板50的第三端通过PCIe总线连接，CPU卡40将数字信号通过PCIe总线和背板50发送至存储卡30，存储卡30在接收到数字信号后对数字信号进行存储。

需要说明的是，高速信号采集回放装置，还包括电源模块60，电源模块60的第一端与背板50第五端连接，电源模块60第二端与外接电源连接。电源模块60用于背板50的供电，并通过背板50对其他元器件进行供电。

在本实施例中，提供一种高速信号采集回放装置，首先通过射频处理卡10将接收到的模拟射频信号转换为模拟中频信号，其次采集回放卡20对模拟中频信号进行模数转换得到数字信号，CPU卡40 对数字信号进行分配存储至存储卡30完成采集，之后CPU卡40从存储卡30中提取数字信号，采集回放卡20进行数模转换得到待发送模拟信号并输出完成回放。在现有的多通道采集回放同步数据采集系统十分笨重，使用不便，而本实用新型通过射频处理卡10进行调频，采集回放卡20进行数模转换，CPU卡40进行分配存储与提取，实现了便捷、灵活的高速信号的采集、存储和回放。

基于上述本实用新型的第一实施例，提出本实用新型的第二实施例。

参照图2，图2是本实用新型高速信号采集回放装置第二实施例的装置结构示意图。

如图2所示，在本实施例中，所述采集回放卡20还包括；第一信号调理电路201、ADC单元202、FPGA单元203、DAC单元204、第二信号调理电路205以及时钟芯片206，模拟信号的输入接口207 和模拟信号的输出接口208。

需要说明的是，FPGA单元203与CPU卡40连接，接收CPU 卡40发出指令，根据接收到的指令选择工作模式，工作模式可以为采集工作模式或回放工作模式。

其中，所述第一信号调理电路201的第一端通过专用线缆与所述射频处理卡10连接，所述第一调理电路201的第二端与所述ADC单元202的第一端连接。

需要说明的是，第一信号调理电路201就是对模拟信号进行放大、缓冲或定标的电路，ADC单元202是数模转换单元。

可以理解的是，第一信号调理电路201用于采集工作模式下，射频处理卡10与模拟信号的输入接口207的第一端连接，模拟信号的输入接口207的第二端与第一信号调理电路201的第一端连接，第一信号调理电路201在接收到射频处理卡10输出的模拟中频信号之后，对模拟中频信号进行放大、缓冲或定标，生成适合于ADC单元202 输入的待转换模拟信号，并将生成的待转换模拟信号发送至ADC单元202进行处理。

其中，所述ADC单元202的第二端与所述FPGA单元203的第一端连接，所述FPGA单元203的第三端与所述背板50的第二端连接。

需要说明的是，ADC单元202作用于采集工作模式下，FPGA 单元203是可编程的逻辑列阵，能够有效的解决原有的器件门电路数较少的问题。

可以理解的是，在采集工作模式下，ADC单元202接收第一信号调理电路201发送的待转换模拟信号，对待转换模拟信号进行模数转换生成数字信号，并将生成的数字信号发送至FPGA单元203。 FPGA单元203接收ADC单元202发送的数字信号，并将数字信号通过背板50发送至CPU卡40进行后续处理。

其中，所述FPGA单元203的第二端与所述DAC单元204的第一端连接。

需要说明的是，DAC单元204是与ADC单元202相对应的数模转换单元，DAC单元204作用于回放工作模式下。

可以理解的是，在回放工作模式下，FPGA单元203通过PCIe 总线和背板50与CPU卡40连接，接收到CPU卡40从存储卡30中提取的数字信号之后，将接收到的数字信号发送至DAC单元204。 DAC单元204对接收到的数字信号进行模数转换生成待发送模拟信号，并将生成的待发送模拟信号发送到第二调理电路205进行处理。

其中，所述DAC单元204的第二端与所述第二信号调理电路205 的第一端连接，所述第二信号调理电路205的第二端与外接设备连接。

需要说明的是，第二信号调理电路205是对待发送模拟信号进行放大、缓冲或定标的电路，模拟信号经过放大、缓冲或定标可以生成适合发送的发送模拟信号。第二信号调理电路205的第二端与模拟信号的输出接口208的第一端连接，模拟信号的输出接口208的第二端与外接设备连接。

可以理解的是，第二信号调理电路205在接收到DAC单元204 发送的待发送模拟信号，对待调节模拟信号进行放大、缓冲或定标生成待发送模拟信号，并将生成的发送模拟信号通过模拟信号的输出接口208发送至外接设备，由外接设备进行展示。

其中，所述时钟芯片206的第一端与所述ADC单元202的第三端连接，所述时钟芯片206的第二端与所述FPGA单元203的第四端连接，所述时钟芯片206的第三端与所述DAC单元204的第三端连接。

需要说明的是，时钟芯片206是一种提供时钟信号的装置，其他元器件根据时钟芯片206提供的时钟信号进行相关操作。

可以理解的是，在本实施列中，ADC单元202、FPGA单元203、 DAC单元204均根据时钟信号开始进行相关操作，时钟芯片206与其他元器件分别进行连接，为其他元器件提供时钟信号。

在本实施例中，所述CPU卡40包括：主控制芯片401、USB控制芯片402、网络控制芯片403、VGA接口404、USB接口405、LAN 接口406和缓存卡407。

其中，所述主控制芯片401的第一端与上位机连接，所述主控制芯片的第二端与所述背板50的第四端连接，所述主控制芯片401的第三端与所述USB控制芯片402的第一端连接，所述主控制芯片401 的第四端与所述网络控制芯片403的第一端连接。

需要说明的是，主控制芯片401的第一端与VGA接口404的第二端连接，VGA接口404的第一端与上位机连接。主控制芯片401 是CPU卡40的核心芯片，主要负责采集回放全过程。USB控制芯片 402是控制USB接口405进行数据传输的芯片，网络控制芯片403 是控制LAN接口406进行数据传输的芯片。缓存卡407是临时缓存的存储卡，其存储容量远小于存储卡30。

可以理解的是，主控制芯片401通过VGA接口404与上位机相连，接收上位机发出的指令，该指令可以是采集工作模式指令，也可以是回放工作模式指令，还可以是子模块参数调整指令。主控制芯片 401对接收到的指令进行解析，获取指令信息，并根据指令信息生成新的指令发送至FPGA单元203，以使FPGA单元203进行工作模式的选择。在采集模式下，主控制芯片401接收FPGA单元203发送的数字信号存储在缓存卡407中，根据需求进行分配至存储卡30、USB 接口405或LAN接口406中的至少一个；在回放模式下，主控制芯片401从存储卡30中提取数字信号，并将提取的数字信号发送至 FPGA单元203进行处理。

其中，所述USB控制芯片402的第二端与有线外接设备连接，所述网络控制芯片403的第二端与无线外接设备连接。

需要说明的是，外接设备在近距离的情况下，可以通过USB接口405进行有线传输，提高传输效率与质量；外接设备在远距离的情况下，可以通过LAN接口406进行无线传输，提高传输距离。

可以理解的是，主控制芯片401根据上位机的指令将数字信号发送至USB控制芯片402或网络控制芯片403，USB控制芯片402在接收到相关指令和数字信号之后，通过USB接口405将数字信号发送至有线外接设备；网络控制芯片403在接收到相关指令和数字信号之后，通过LAN接口406将数字信号发送至无线外接设备。

在本实施例中，提供一种高速信号采集回放装置，首先通过射频处理卡10将接收到的模拟射频信号转换为模拟中频信号，其次采集回放卡20对模拟中频信号进行模数转换得到数字信号，CPU卡40 对数字信号进行分配存储至存储卡30完成采集，之后CPU卡40从存储卡30中提取数字信号，采集回放卡20进行数模转换得到待发送模拟信号并输出完成回放。在现有的多通道采集回放同步数据采集系统十分笨重，使用不便，而本实用新型通过射频处理卡10进行调频，采集回放卡20进行数模转换，CPU卡40进行分配存储与提取，实现了便捷、灵活的高速信号的采集、存储和回放。

为实现上述目的，本实用新型还提出一种高速信号采集回放系统，所述高速信号采集回放系统包括如上述的高速信号采集回放装置。该高速信号采集回放装置的具体结构参照上述实施例，由于本高速信号采集回放系统采用了上述所有实施例的全部技术方案，因此至少具有上述实施例的技术方案所带来的所有有益效果，在此不再一一赘述。

以上仅为本实用新型的优选实施例，并非因此限制本实用新型的专利范围，凡是利用本实用新型说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其他相关的技术领域，均同理包括在本实用新型的专利保护范围内。基于本实用新型中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本实用新型保护的范围。

需要说明，本实用新型实施例中所有方向性指示(诸如上、下、左、右、前、后……)仅用于解释在某一特定姿态(如附图所示)下各部件之间的相对位置关系、运动情况等，如果该特定姿态发生改变时，则该方向性指示也相应地随之改变。

另外，在本实用新型中涉及“第一”、“第二”等的描述仅用于描述目的，而不能理解为指示或暗示其相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括至少一个该特征。另外，各个实施例之间的技术方案可以相互结合，但是必须是以本领域普通技术人员能够实现为基础，当技术方案的结合出现相互矛盾或无法实现时应当人认为这种技术方案的结合不存在，也不在本实用新型要求的保护范围之内。

Claims (10)

1.一种高速信号采集回放装置，其特征在于，所述高速信号采集回放装置包括：射频处理卡、采集回放卡、存储卡、CPU卡以及背板；

其中，所述射频处理卡的第一端与外接信号源连接，所述射频处理卡的第二端与所述采集回放卡的第一端相连接，所述射频处理卡的第三端与所述背板的第一端连接，所述采集回放卡的第二端与外接输出设备连接，所述采集回放卡的第三端与所述背板的第二端连接，所述存储卡与所述背板的第三端相连接，所述CPU卡的第一端与上位机连接，所述CPU卡的第二端与所述背板的第四端相连接；

所述射频处理卡，用于对接收到的模拟射频信号进行调频，输出模拟中频信号并所述模拟中频信号发送至所述采集回放卡；

所述采集回放卡，用于对接收到的所述模拟中频信号进行模数转换，输出数字信号并所述数字信号发送至所述CPU卡；

所述CPU卡，用于接收所述数字信号，并将所述数字信号发送至所述存储卡进行存储；

所述存储卡，用于接收所述数字信号并存储所述数字信号。

2.如权利要求1所述装置，其特征在于，所述CPU卡，还用于从所述存储卡中提取所述数字信号，并将所述数字信号发送至所述采集回放卡；

所述采集回放卡，还用于接收所述数字信号进行数模转换，输出模拟信号并发送至外接设备。

3.如权利要求2所述装置，其特征在于，所述采集回放卡包括：第一信号调理电路、ADC单元、FPGA单元、DAC单元和第二信号调理电路；

其中，所述第一信号调理电路的第一端与所述射频处理卡的第二端连接，所述第一信号调理电路的第二端与所述ADC单元的第一端连接，所述ADC单元的第二端与所述FPGA单元的第一端连接，所述FPGA单元的第二端与所述DAC单元的第一端连接，所述DAC单元的第二端与所述第二信号调理电路的第一端连接，所述FPGA单元的第三端与所述背板的第二端连接，所述第二信号调理电路的第二端与外接设备连接；

所述第一信号调理电路，用于接收所述模拟中频信号进行调理输出待转换模拟信号，并将所述待转换模拟信号发送至所述ADC单元；

所述ADC单元，用于接收所述待转换模拟信号进行模数转换输出数字信号，并将所述数字信号发送至所述FPGA单元；

所述FPGA单元，用于接收所述数字信号并将所述数字信号发送至所述CPU卡；

或，所述FPGA单元接收CPU卡发送的待转换数字信号，并将所述待转换数字信号发送至所述DAC单元；

所述DAC单元，用于接收所述待转换数字信号进行数模转换，输出待发送模拟信号并发送至所述第二信号调理电路；

所述第二信号调理电路，用于接收待发送模拟信号进行反调理，输出待发送模拟信号并将所述待发送模拟信号发送至外接设备。

4.如权利要求3所述装置，其特征在于，所述采集回放卡还包括：模拟信号的输入接口和模拟信号的输出接口；

其中，所述输入接口的第一端与所述射频处理卡第二端连接，所述输入接口的第二端与所述第一信号调理电路的第一端连接，所述输出接口的第一端与所述第二信号调理电路的第二端连接，所述输出接口的第二端与所述外接设备连接；

所述输入接口，用于接收所述模拟中频信号并将所述模拟中频信号发送至所述第一信号调理电路；

所述输出接口，用于接收所述待发送模拟信号并将所述待发送模拟信号发送至所述外接设备。

5.如权利要求4所述装置，其特征在于，所述采集回放卡还包括：时钟芯片；

其中，所述时钟芯片的第一端与所述ADC单元的第三端连接，所述时钟芯片的第二端与所述FPGA单元的第四端连接，所述时钟芯片的第三端与所述DAC单元的第三端连接；

所述时钟芯片，用于提供时钟信号至所述ADC单元、所述FPGA单元和所述DAC单元。

6.如权利要求5所述装置，其特征在于，所述CPU卡包括：主控制芯片、USB控制芯片和网络控制芯片；

其中，所述主控制芯片的第一端与上位机连接，所述主控制芯片的第二端与所述背板的第四端连接，所述主控制芯片的第三端与所述USB控制芯片的第一端连接，所述主控制芯片的第四端与所述网络控制芯片的第一端连接，所述USB控制芯片的第二端与有线外接设备连接，所述网络控制芯片的第二端与无线外接设备连接；

所述主控制芯片，用于接收所述数字信号并将所述数字信号进行分配，发送至所述存储卡、所述USB控制芯片或所述网络控制芯片；

所述USB控制芯片，用于接收所述数字信号并将所述数字信号发送至所述有线外接设备；

所述网络控制芯片，用于接收所述数字信号并将所述数字信号发送至所述无线外接设备。

7.如权利要求6所述装置，其特征在于，所述CPU卡还包括：VGA接口、USB接口和LAN接口；

其中，所述VGA接口的第一端与所述主控制芯片的第一端连接，所述VGA接口的第二端与所述上位机连接，所述USB接口的第一端与所述USB控制芯片的第二端连接，所述USB接口的第二端与所述无线外接设备连接，所述LAN接口的第一端与网络控制芯片的第二端连接，所述LAN接口的第二端与所述无线外接设备连接；

所述VGA接口，用于接收上位机的指令并将所述指令发送至所述主控制芯片；

所述USB接口，用于接收所述数字信号并将所述数字信号发送至所述有线外接设备；

所述LAN接口，用于接收所述数字信号并所述数字信号发送至所述无线外接设备。

8.如权利要求7所述装置，其特征在于，所述CPU卡还包括：缓存卡；所述缓存卡连接所述主控制芯片的第五端；

所述缓存卡，用于接收所述数字信号，并将所述数字信号进行临时存储。

9.如权利要求8所述装置，其特征在于，所述主控制芯片还用于，接收所述上位机的指令并对所述指令进行解析，输出采集指令或回放指令并将所述采集指令或所述回放指令发送至所述FPGA单元；

相应的，所述FPGA单元，用于接收所述采集指令或所述回放指令输出工作模式。

10.一种高速信号采集回放系统，其特征在于，所述系统包括：高速信号采集回放装置和上位机；所述高速信号采集回放装置与所述上位机之间通过VGA连接线连接；

所述高速信号采集回放装置如权利要求1-9所述；

所述上位机，用于发送采集指令或回放指令至所述高速信号采集回放装置。

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