CN211454292U - 一种mcu资源映射电路 - Google Patents

Abstract

本实用新型涉及单片机技术领域，公开了一种MCU资源映射电路，包括MCU和特殊功能寄存器SFR，特殊功能寄存器SFR位于MCU的内部，特殊功能寄存器SFR用于将MCU的资源映射到MCU的所有IO接口；本实用新型解决了目前解决MCU资源映射配置方案存在的MCU芯片面积大和成本高的问题。

Description

一种MCU资源映射电路

技术领域

本实用新型涉及单片机技术领域，具体涉及一种MCU资源映射电路。

背景技术

MCU通常包括多种资源(功能)，满足不同的应用需求，比如：

1.模数转换器(ADC)用于采集模拟信号并转换为数字信号，送给CPU进行处理，广泛应用于计量、工业控制、家电等领域。

2.脉冲宽度调制(Pulse Width Modulation；PWM)广泛应用于从测量、通信、工业控制等领域。

3.外部复位(RESET)、外部中断(INT)等都是MCU常有的一些资源。

市面上的MCU产品型号众多，通常也都包括上述资源，但是因为应用差异性，存在如下共性问题：

(1)MCU的封装形式不一样，有SOP、DFN、QFN等。

(2)MCU的脚位数量不一样，有40脚、28脚、16脚、8脚等。

(3)MCU的PIN功能定义不一致，有些IO接口只能用作ADC功能，有些IO接口只能用作外部中断功能，有些IO接口只能用做外部复位功能等

上述三个问题导致的MCU应用问题有：1.针对不同的应用，需要开发不同的MCU，开发及投片生产成本高2.MCU芯片定义好的IO接口的资源确定，不方便PCB板布局布线，经常需要采用绕线的方式来解决，严重影响MCU产品应用。

上述问题，目前最直接的解决方案是：在MCU设计时，所有的IO接口都具有上述资源功能(如ADC、GPIO、PWM、RESET以及INT等)，如图1所示(以8脚MCU为例)。但是此方案的不足是：MCU芯片面积大且成本高。

实用新型内容

为了克服现有技术的不足，本实用新型的目的是提供一种MCU资源映射电路，解决目前解决方案存在的MCU芯片面积大和成本高的问题。

为了达到上述目的，本实用新型所采用的技术方案是：提供一种MCU资源映射电路，包括MCU和特殊功能寄存器SFR，所述特殊功能寄存器SFR位于所述MCU的内部，所述特殊功能寄存器SFR用于将所述MCU的资源映射到所述MCU的所有IO接口。

进一步地，所述特殊功能寄存器SFR包括第一PMOS管、第二PMOS管、第一NMOS管以及第二NMOS管，所述第一PMOS管的栅极与所述第一NMOS 管的栅极的连接点接所述MCU的时钟端，所述第一PMOS管的衬底与所述第一PMOS管的源极相连后接VDD，所述第一PMOS管的漏极和所述第一NMOS 管的漏极的连接点与所述第二PMOS管的栅极和所述第二NMOS管的栅极的连接点相连，所述第一NMOS管的衬底与所述第一NMOS管的源极相连后接VSS，所述第二PMOS管的衬底与所述第二PMOS管的源极相连后接VDD，所述第二 PMOS管的漏极与所述第二NMOS管的漏极的连接点开路，所述第二NMOS管的衬底与所述第二NMOS管的源极相连后接VSS。

进一步地，所述特殊功能寄存器SFR还包括第三PMOS管和第三NMOS 管，所述第三PMOS管衬底与所述第三PMOS管的源极相连后接VDD，所述第三PMOS管的栅极与所述第三NMOS管的栅极的连接点接所述MCU的复位端，所述第三PMOS管的漏极与所述第三NMOS管的漏极的连接点开路，所述第三NMOS管的衬底与所述第三NMOS管的源极相连后接VSS。

进一步地，所述特殊功能寄存器SFR还包括第四PMOS管、第五PMOS管、第六PMOS管、第七PMOS管、第八PMOS管、第九PMOS管、第十PMOS 管、第十一PMOS管、第十二PMOS管、第十三PMOS管、第十四PMOS管、第十五PMOS管、第十六PMOS管、第十七PMOS管以及第十八PMOS管，第四NMOS管、第五NMOS管、第六NMOS管、第七NMOS管、第八NMOS 管、第九NMOS管、第十NMOS管、第十一NMOS管、第十二NMOS管、第十三NMOS管、第十四NMOS管、第十五NMOS管、第十六NMOS管、第十七NMOS管以及第十八NMOS管；所述第四PMOS管的栅极与所述第五NMOS 管的栅极的连接点接所述MCU的数据输入端，所述第四PMOS管的漏极与所述第五PMOS管的源极相连，所述第五PMOS管的衬底与所述第四PMOS管的衬底相连后接VDD，所述第四NMOS管的源极与所述第五NMOS管的漏极相连，所述第四NMOS管的衬底与所述第五NMOS管的衬底相连后接VSS，所述第五PMOS管的漏极与所述第四NMOS管的漏极的连接点分别连接所述第十五 PMOS管的漏极与所述第十四NMOS管的漏极的连接点以及所述第七PMOS管的栅极与所述第六NMOS管的栅极的连接点，所述第六PMOS管的栅极与所述第七NMOS管的栅极相连，所述第七PMOS管的衬底与所述第六PMOS管的衬底相连后接VDD，所述第六PMOS管的漏极与所述第七PMOS管的源极相连，所述第六NMOS管的漏极与所述第七PMOS管的漏极与所述第七NMOS管的漏极相接，所述第七PMOS管的漏极与所述第七NMOS管的漏极的连接点还与分别连接所述第十四PMOS管的栅极与所述第十五栅极的连接以及所述第八 PMOS管的栅极与所述第九NMOS管的栅极的连接点，所述第六NMOS管的衬底与所述第六NMOS管的源极相连的连接点与所述第七NMOS管的衬底与所述第七NMOS管的源极相连的连接点相连后接VSS，所述第十五PMOS管的衬底与所述第十四PMOS管的衬底相连的连接点与所述第十四PMOS管的源极相接后接VDD，所述第十四NMOS管的衬底与所述第十五NMOS管的衬底相连的连接点与所述第十五NMOS管的源极相接后接VSS，所述第九PMOS管的衬底与所述第八PMOS管的源极相连后接VDD，所述第九PMOS管的漏极与所述第八NMOS管的漏极相连的连接点分别连接所述第十七PMOS管的漏极与所述第十六NMOS管的漏极连接点以及所述第十一PMOS管的栅极与所述第十NMOS 管的栅极的连接点，所述第十PMOS管的栅极与所述第十一NMOS管的栅极相连，所述第十一PMOS管的衬底与所述第十PMOS管的衬底相连的连接点与所述第十PMOS管的源极相连后接VDD，所述第十一PMOS管的漏极与所述第十一NMOS管的漏极的连接点接所述第十NMOS管的漏极，所述第十NMOS管的衬底与所述第十NMOS管的源极的连接点与所述第十一NMOS管的衬底与所述第十一NMOS管的源极的连接点相连后接VSS，所述第十一PMOS管的漏极与所述第十一NMOS管的漏极的连接点还分别连接所述第十六PMOS管的栅极与所述第十七NMOS的栅极的连接点、所述第十二PMOS管的栅极与所述第十二NMOS的栅极的连接点以及所述第十八PMOS管的栅极与所述第十八NMOS 管的栅极的连接点，所述第十七PMOS管的衬底与所述第十六PMOS管的衬底的连接点与所述第十七PMOS管的源极相连后接VDD，所述第十六NMOS管的衬底与所述第十七NMOS管的衬底的连接点与所述第十七NMOS管的源极相连后接VSS，所述第十二PMOS管的衬底与所述第十二PMOS管的源极相连后接VDD，所述第十二PMOS管的漏极和所述第十二NMOS管的漏极的连接点与所述第十三PMOS管的栅极和所述第三NMOS管的栅极的连接点相连，所述第十二NMOS管的衬底与所述第十二NMOS管的源极相连后接VSS，所述第十三PMOS管的衬底与所述第十三PMOS管的源极相连后接VDD，所述第十三 PMOS管的漏极与所述第十三NMOS管的漏极的连接点接所述MCU的数据输出端，所述第十三NMOS管的衬底与所述第十三NMOS管的源极相连后接VSS，所述第十八PMOS管的衬底与所述第十八PMOS管的源极相连后接VDD，所述第十八PMOS管的漏极与所述第十八NMOS管的漏极的连接点接所述MCU的数据取反输出端，所述第十八NMOS管的衬底与所述第十八NMOS管的源极相连后接VSS。

进一步地，所述第一PMOS管和所述第二PMOS管为耗尽型，所述第一 NMOS管和所述第二NMOS管为耗尽型。

进一步地，所述第三PMOS管为耗尽型，所述第三NMOS管为耗尽型。

进一步地，所述第四PMOS管、所述第五PMOS管、所述第六PMOS管、所述第七PMOS管、所述第八PMOS管、所述第九PMOS管、所述第十PMOS 管、所述第十一PMOS管、所述第十二PMOS管、所述第十三PMOS管、所述第十四PMOS管、所述第十五PMOS管、所述第十六PMOS管、所述第十七 PMOS管以及所述第十八PMOS管为耗尽型。

进一步地，所述第四NMOS管、所述第五NMOS管、所述第六NMOS管、所述第七NMOS管、所述第八NMOS管、所述第九NMOS管、所述第十NMOS 管、所述第十一NMOS管、所述第十二NMOS管、所述第十三NMOS管、所述第十四NMOS管、所述第十五NMOS管、所述第十六NMOS管、所述第十七NMOS管以及所述第十八NMOS管为耗尽型。

与现有技术相比，本实用新型的有益效果在于，本实用新型提供的一种MCU 资源映射电路，通过开发并开放相应的特殊功能寄存器SFR来配置相应的MCU 资源映射到MCU的所有IO接口，特殊功能寄存器SFR采用PMOS管+NMOS 管的电路系统结构，从而解决了现有解决方案存在的MCU芯片面积大和成本高的问题。

附图说明

为了更清楚地说明本实用新型实施例中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本实用新型的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1是本实用新型实施例提供的一种MCU资源映射电路的目前解决方案原理图。

图2是本实用新型实施例提供的一种MCU资源映射电路的特殊功能寄存器 SFR电路原理图。

具体实施方式

为了使本实用新型的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本实用新型进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本实用新型，并不用于限定本实用新型。

本实施例的附图中相同或相似的标号对应相同或相似的部件；在本实用新型的描述中，需要理解的是，若有术语“上”、“下”、“左”、“右”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本实用新型和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此附图中描述位置关系的用语仅用于示例性说明，不能理解为对本专利的限制，对于本领域的普通技术人员而言，可以根据具体情况理解上述术语的具体含义。

以下结合附图与具体实施例，对本实用新型的技术方案做详细的说明。

如图2所示，为本实用新型提供的较佳实施例。

本实施例提供的一种MCU资源映射电路，包括MCU和特殊功能寄存器 SFR，特殊功能寄存器SFR位于MCU的动态寄存器RAM内部，特殊功能寄存器SFR用于将MCU的资源映射到MCU的所有IO接口。

上述技术方案提供的一种MCU资源映射电路，通过开发并开放相应的特殊功能寄存器SFR来配置相应的MCU资源映射到MCU的所有IO接口，特殊功能寄存器SFR采用PMOS管+NMOS管的电路系统结构，从而解决了现有解决方案存在的MCU芯片面积大和成本高的问题。

作为本实用新型的一种实施方式，参照图2，特殊功能寄存器SFR包括第一PMOS管PM1、第二PMOS管PM2、第一NMOS管NM1以及第二NMOS 管NM2，第一PMOS管PM1的栅极与第一NMOS管NM1的栅极的连接点接 MCU的时钟端CLK，第一PMOS管PM1的衬底与第一PMOS管PM1的源极相连后接VDD，第一PMOS管PM1的漏极和第一NMOS管NM1的漏极的连接点与第二PMOS管PM2的栅极和第二NMOS管NM2的栅极的连接点相连，第一NMOS管NM1的衬底与第一NMOS管NM1的源极相连后接VSS，第二 PMOS管PM2的衬底与第二PMOS管PM2的源极相连后接VDD，第二PMOS 管PM2的漏极与第二NMOS管NM2的漏极的连接点开路，第二NMOS管NM2 的衬底与第二NMOS管NM2的源极相连后接VSS。

具体地，特殊功能寄存器SFR还包括第三PMOS管PM3和第三NMOS管 NM3，第三PMOS管PM3衬底与第三PMOS管PM3的源极相连后接VDD，第三PMOS管PM3的栅极与第三NMOS管NM3的栅极的连接点接MCU的复位端R，第三PMOS管PM3的漏极与第三NMOS管NM3的漏极的连接点开路，第三NMOS管NM3的衬底与第三NMOS管NM3的源极相连后接VSS。

具体地，特殊功能寄存器SFR还包括第四PMOS管PM4、第五PMOS管 PM5、第六PMOS管PM6、第七PMOS管PM7、第八PMOS管PM8、第九PMOS 管PM9、第十PMOS管PM10、第十一PMOS管PM11、第十二PMOS管PM12、第十三PMOS管PM13、第十四PMOS管PM14、第十五PMOS管PM15、第十六PMOS管PM16、第十七PMOS管PM17以及第十八PMOS管PM18，第四 NMOS管NM4、第五NMOS管NM5、第六NMOS管NM6、第七NMOS管NM7、第八NMOS管NM8、第九NMOS管NM9、第十NMOS管NM10、第十一NMOS 管NM11、第十二NMOS管NM12、第十三NMOS管NM13、第十四NMOS管 NM14、第十五NMOS管NM15、第十六NMOS管NM16、第十七NMOS管 NM17以及第十八NMOS管NM18；第四PMOS管PM4的栅极与第五NMOS 管NM5的栅极的连接点接MCU的数据输入端D，第四PMOS管PM4的漏极与第五PMOS管PM5的源极相连，第五PMOS管PM5的衬底与第四PMOS管 PM4的衬底相连后接VDD，第四NMOS管NM4的源极与第五NMOS管NM5 的漏极相连，第四NMOS管NM4的衬底与第五NMOS管NM5的衬底相连后接VSS，第五PMOS管PM5的漏极与第四NMOS管NM4的漏极的连接点分别连接第十五PMOS管PM15的漏极与第十四NMOS管NM14的漏极的连接点以及第七PMOS管PM7的栅极与第六NMOS管NM6的栅极的连接点，第六PMOS 管PM6的栅极与第七NMOS管NM7的栅极相连，第七PMOS管PM7的衬底与第六PMOS管PM6的衬底相连后接VDD，第六PMOS管PM6的漏极与第七 PMOS管PM7的源极相连，第六NMOS管NM6的漏极与第七PMOS管PM7 的漏极与第七NMOS管NM7的漏极相接，第七PMOS管PM7的漏极与第七NMOS管NM7的漏极的连接点还与分别连接第十四PMOS管PM14的栅极与第十五栅极的连接以及第八PMOS管PM8的栅极与第九NMOS管NM9的栅极的连接点，第六NMOS管NM6的衬底与第六NMOS管NM6的源极相连的连接点与第七NMOS管NM7的衬底与第七NMOS管NM7的源极相连的连接点相连后接VSS，第十五PMOS管PM15的衬底与第十四PMOS管PM14的衬底相连的连接点与第十四PMOS管PM14的源极相接后接VDD，第十四NMOS 管NM14的衬底与第十五NMOS管NM15的衬底相连的连接点与第十五NMOS管NM15的源极相接后接VSS，第九PMOS管PM9的衬底与第八PMOS管PM8 的源极相连后接VDD，第九PMOS管PM9的漏极与第八NMOS管NM8的漏极相连的连接点分别连接第十七PMOS管PM17的漏极与第十六NMOS管 NM16的漏极连接点以及第十一PMOS管PM11的栅极与第十NMOS管NM10 的栅极的连接点，第十PMOS管PM10的栅极与第十一NMOS管NM11的栅极相连，第十一PMOS管PM11的衬底与第十PMOS管PM10的衬底相连的连接点与第十PMOS管PM10的源极相连后接VDD，第十一PMOS管PM11的漏极与第十一NMOS管NM11的漏极的连接点接第十NMOS管NM10的漏极，第十NMOS管NM10的衬底与第十NMOS管NM10的源极的连接点与第十一 NMOS管NM11的衬底与第十一NMOS管NM11的源极的连接点相连后接VSS，第十一PMOS管PM11的漏极与第十一NMOS管NM11的漏极的连接点还分别连接第十六PMOS管PM16的栅极与第十七NMOS的栅极的连接点、第十二 PMOS管PM12的栅极与第十二NMOS的栅极的连接点以及第十八PMOS管 PM18的栅极与第十八NMOS管NM18的栅极的连接点，第十七PMOS管PM17 的衬底与第十六PMOS管PM16的衬底的连接点与第十七PMOS管PM17的源极相连后接VDD，第十六NMOS管NM16的衬底与第十七NMOS管NM17的衬底的连接点与第十七NMOS管NM17的源极相连后接VSS，第十二PMOS管 PM12的衬底与第十二PMOS管PM12的源极相连后接VDD，第十二PMOS管PM12的漏极和第十二NMOS管NM12的漏极的连接点与第十三PMOS管PM13 的栅极和第三NMOS管NM3的栅极的连接点相连，第十二NMOS管NM12的衬底与第十二NMOS管NM12的源极相连后接VSS，第十三PMOS管PM13的衬底与第十三PMOS管PM13的源极相连后接VDD，第十三PMOS管PM13的漏极与第十三NMOS管NM13的漏极的连接点接MCU的数据输出端Q，第十三NMOS管NM13的衬底与第十三NMOS管NM13的源极相连后接VSS，第十八PMOS管PM18的衬底与第十八PMOS管PM18的源极相连后接VDD，第十八PMOS管PM18的漏极与第十八NMOS管NM18的漏极的连接点接MCU 的数据取反输出端QB，第十八NMOS管NM18的衬底与第十八NMOS管NM18 的源极相连后接VSS。

优选地，第一PMOS管PM1和第二PMOS管PM2为耗尽型，第一NMOS 管NM1和第二NMOS管NM2为耗尽型。

优选地，第三PMOS管PM3为耗尽型，第三NMOS管NM3为耗尽型。

优选地，第四PMOS管PM4、第五PMOS管PM5、第六PMOS管PM6、第七PMOS管PM7、第八PMOS管PM8、第九PMOS管PM9、第十PMOS管 PM10、第十一PMOS管PM11、第十二PMOS管PM12、第十三PMOS管PM13、第十四PMOS管PM14、第十五PMOS管PM15、第十六PMOS管PM16、第十七PMOS管PM17以及第十八PMOS管PM18为耗尽型。

优选地，第四NMOS管NM4、第五NMOS管NM5、第六NMOS管NM6、第七NMOS管NM7、第八NMOS管NM8、第九NMOS管NM9、第十NMOS 管NM10、第十一NMOS管NM11、第十二NMOS管NM12、第十三NMOS管NM13、第十四NMOS管NM14、第十五NMOS管NM15、第十六NMOS管 NM16、第十七NMOS管NM17以及第十八NMOS管NM18为耗尽型。

针对典型的MCU资源：ADC输入通道和PWM输出，说明如下(以MCU 的IO接口为6个为例)：

1.ADC的输入通道0通过特殊功能寄存器ADC_CH_MAP[2:0]选择,当 ADC_CH_MAP[2:0]＝3’d0时，选择IO0接口用做ADC的输入通道；当 ADC_CH_MAP[2:0]＝3’d1时，选择IO1接口用做ADC的输入通道；以此类推。

2.PWM输出口通过特殊功能寄存器PWM_MAP[2:0]选择， PWM_MAP[2:0]＝3’d0时，选择IO0接口用做PWM输出口；当 PWM_MAP[2:0]＝3’d1时，选择IO1接口用做PWM输出口；以此类推。

其它MCU资源映射方式与上述类似，都是由用户通过相应特殊功能寄存器 SFR灵活配置。

MCU应用时，根据应用需求，用户通过特殊功能寄存器SFR配置，定义任何一个IO接口用做某个功能(比如PWM)，这样无需增加MCU芯片面积，使得PCB板布局布线简洁、美观。

以上对本实用新型的实施例进行了详细的说明，但本实用新型的创造并不限于本实施例，熟悉本领域的技术人员在不违背本实用新型精神的前提下，还可以做出许多同等变型或替换，这些同等变型或替换均包含在本申请的权利要求所限定的保护范围内。

Claims (8)

1.一种MCU资源映射电路，其特征在于，包括MCU和特殊功能寄存器SFR，所述特殊功能寄存器SFR位于所述MCU的内部，所述特殊功能寄存器SFR用于将所述MCU的资源映射到所述MCU的所有IO接口。

2.根据权利要求1所述的一种MCU资源映射电路，其特征在于，所述特殊功能寄存器SFR包括第一PMOS管、第二PMOS管、第一NMOS管以及第二NMOS管，所述第一PMOS管的栅极与所述第一NMOS管的栅极的连接点接所述MCU的时钟端，所述第一PMOS管的衬底与所述第一PMOS管的源极相连后接VDD，所述第一PMOS管的漏极和所述第一NMOS管的漏极的连接点与所述第二PMOS管的栅极和所述第二NMOS管的栅极的连接点相连，所述第一NMOS管的衬底与所述第一NMOS管的源极相连后接VSS，所述第二PMOS管的衬底与所述第二PMOS管的源极相连后接VDD，所述第二PMOS管的漏极与所述第二NMOS管的漏极的连接点开路，所述第二NMOS管的衬底与所述第二NMOS管的源极相连后接VSS。

3.根据权利要求1或2所述的一种MCU资源映射电路，其特征在于，所述特殊功能寄存器SFR还包括第三PMOS管和第三NMOS管，所述第三PMOS管衬底与所述第三PMOS管的源极相连后接VDD，所述第三PMOS管的栅极与所述第三NMOS管的栅极的连接点接所述MCU的复位端，所述第三PMOS管的漏极与所述第三NMOS管的漏极的连接点开路，所述第三NMOS管的衬底与所述第三NMOS管的源极相连后接VSS。

4.根据权利要求3所述的一种MCU资源映射电路，其特征在于，所述特殊功能寄存器SFR还包括第四PMOS管、第五PMOS管、第六PMOS管、第七PMOS管、第八PMOS管、第九PMOS管、第十PMOS管、第十一PMOS管、第十二PMOS管、第十三PMOS管、第十四PMOS管、第十五PMOS管、第十六PMOS管、第十七PMOS管以及第十八PMOS管，第四NMOS管、第五NMOS管、第六NMOS管、第七NMOS管、第八NMOS管、第九NMOS管、第十NMOS管、第十一NMOS管、第十二NMOS管、第十三NMOS管、第十四NMOS管、第十五NMOS管、第十六NMOS管、第十七NMOS管以及第十八NMOS管；所述第四PMOS管的栅极与所述第五NMOS管的栅极的连接点接所述MCU的数据输入端，所述第四PMOS管的漏极与所述第五PMOS管的源极相连，所述第五PMOS管的衬底与所述第四PMOS管的衬底相连后接VDD，所述第四NMOS管的源极与所述第五NMOS管的漏极相连，所述第四NMOS管的衬底与所述第五NMOS管的衬底相连后接VSS，所述第五PMOS管的漏极与所述第四NMOS管的漏极的连接点分别连接所述第十五PMOS管的漏极与所述第十四NMOS管的漏极的连接点以及所述第七PMOS管的栅极与所述第六NMOS管的栅极的连接点，所述第六PMOS管的栅极与所述第七NMOS管的栅极相连，所述第七PMOS管的衬底与所述第六PMOS管的衬底相连后接VDD，所述第六PMOS管的漏极与所述第七PMOS管的源极相连，所述第六NMOS管的漏极与所述第七PMOS管的漏极与所述第七NMOS管的漏极相接，所述第七PMOS管的漏极与所述第七NMOS管的漏极的连接点还与分别连接所述第十四PMOS管的栅极与所述第十五栅极的连接以及所述第八PMOS管的栅极与所述第九NMOS管的栅极的连接点，所述第六NMOS管的衬底与所述第六NMOS管的源极相连的连接点与所述第七NMOS管的衬底与所述第七NMOS管的源极相连的连接点相连后接VSS，所述第十五PMOS管的衬底与所述第十四PMOS管的衬底相连的连接点与所述第十四PMOS管的源极相接后接VDD，所述第十四NMOS管的衬底与所述第十五NMOS管的衬底相连的连接点与所述第十五NMOS管的源极相接后接VSS，所述第九PMOS管的衬底与所述第八PMOS管的源极相连后接VDD，所述第九PMOS管的漏极与所述第八NMOS管的漏极相连的连接点分别连接所述第十七PMOS管的漏极与所述第十六NMOS管的漏极连接点以及所述第十一PMOS管的栅极与所述第十NMOS管的栅极的连接点，所述第十PMOS管的栅极与所述第十一NMOS管的栅极相连，所述第十一PMOS管的衬底与所述第十PMOS管的衬底相连的连接点与所述第十PMOS管的源极相连后接VDD，所述第十一PMOS管的漏极与所述第十一NMOS管的漏极的连接点接所述第十NMOS管的漏极，所述第十NMOS管的衬底与所述第十NMOS管的源极的连接点与所述第十一NMOS管的衬底与所述第十一NMOS管的源极的连接点相连后接VSS，所述第十一PMOS管的漏极与所述第十一NMOS管的漏极的连接点还分别连接所述第十六PMOS管的栅极与所述第十七NMOS的栅极的连接点、所述第十二PMOS管的栅极与所述第十二NMOS的栅极的连接点以及所述第十八PMOS管的栅极与所述第十八NMOS管的栅极的连接点，所述第十七PMOS管的衬底与所述第十六PMOS管的衬底的连接点与所述第十七PMOS管的源极相连后接VDD，所述第十六NMOS管的衬底与所述第十七NMOS管的衬底的连接点与所述第十七NMOS管的源极相连后接VSS，所述第十二PMOS管的衬底与所述第十二PMOS管的源极相连后接VDD，所述第十二PMOS管的漏极和所述第十二NMOS管的漏极的连接点与所述第十三PMOS管的栅极和所述第三NMOS管的栅极的连接点相连，所述第十二NMOS管的衬底与所述第十二NMOS管的源极相连后接VSS，所述第十三PMOS管的衬底与所述第十三PMOS管的源极相连后接VDD，所述第十三PMOS管的漏极与所述第十三NMOS管的漏极的连接点接所述MCU的数据输出端，所述第十三NMOS管的衬底与所述第十三NMOS管的源极相连后接VSS，所述第十八PMOS管的衬底与所述第十八PMOS管的源极相连后接VDD，所述第十八PMOS管的漏极与所述第十八NMOS管的漏极的连接点接所述MCU的数据取反输出端，所述第十八NMOS管的衬底与所述第十八NMOS管的源极相连后接VSS。

5.根据权利要求2所述的一种MCU资源映射电路，其特征在于，所述第一PMOS管和所述第二PMOS管为耗尽型，所述第一NMOS管和所述第二NMOS管为耗尽型。

6.根据权利要求3所述的一种MCU资源映射电路，其特征在于，所述第三PMOS管为耗尽型，所述第三NMOS管为耗尽型。

7.根据权利要求4所述的一种MCU资源映射电路，其特征在于，所述第四PMOS管、所述第五PMOS管、所述第六PMOS管、所述第七PMOS管、所述第八PMOS管、所述第九PMOS管、所述第十PMOS管、所述第十一PMOS管、所述第十二PMOS管、所述第十三PMOS管、所述第十四PMOS管、所述第十五PMOS管、所述第十六PMOS管、所述第十七PMOS管以及所述第十八PMOS管为耗尽型。

8.根据权利要求4所述的一种MCU资源映射电路，其特征在于，所述第四NMOS管、所述第五NMOS管、所述第六NMOS管、所述第七NMOS管、所述第八NMOS管、所述第九NMOS管、所述第十NMOS管、所述第十一NMOS管、所述第十二NMOS管、所述第十三NMOS管、所述第十四NMOS管、所述第十五NMOS管、所述第十六NMOS管、所述第十七NMOS管以及所述第十八NMOS管为耗尽型。

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