CN211236738U - 一种上电跟踪电路 - Google Patents

Abstract

本实用新型公开了一种上电跟踪电路，包括内核电压输入端、内核电压压降单元、内核电压输出端、外部电压输入端、外部电压压降单元以及外部电压输出端；内核电压压降单元包括内核压降正极端、内核电压压降件以及内核压降负极端，内核压降负极端与内核电压输出端相连，内核电压输出端与外部电压输入端相连；外部电压压降单元包括外部压降正极端、外部电压压降件以及外部压降负极端，外部压降正极端通过内核电压输出端与外部电压输入端相连，外部压降负极端与外部电压输出端相连，内核压降正极端通过外部电压输出端与内核电压输入端相连。根据本申请的上电跟踪电路，不需要采用额外的IC器件就可以实现供电电路的上电跟踪，结构简单、成本低廉。

Description

一种上电跟踪电路

技术领域

本实用新型涉及了主板上电跟踪技术领域，具体是一种上电跟踪电路。

背景技术

本部分的描述仅提供与本实用新型公开相关的背景信息，而不构成现有技术。

在主板的使用过程中，往往需要对主板的上电电压进行跟踪，以确保主板能够准确上电，并对主板的运行安全进行监测。现有技术的上电跟踪技术，通常采用专用的IC芯片来完成，虽然实现了对主板上电电压的跟踪，但是，采用专用CI芯片，一方面会造成主板上电电路的体积较大，另一方面，会增加电路的使用成本，实用性较差。

应该注意，上面对技术背景的介绍只是为了方便对本实用新型的技术方案进行清楚、完整的说明，并方便本领域技术人员的理解而阐述的。不能仅仅因为这些方案在本实用新型的背景技术部分进行了阐述而认为上述技术方案为本领域技术人员所公知。

实用新型内容

本实用新型旨在解决上述技术问题，提供一种上电跟踪电路，通过内核电压压降件对内核电压输入端输入的电压压降后输出至外部电压输入端和通过外部电压压降件对外部电压输入端输入的电压压降后输出至内核电压输入端，实现对主板CPU的上电电路跟踪，简化了上电跟踪电路的结构，降低上电跟踪电路的使用成本，提高上电跟踪电路的实用性。

为实现上述目的，本实用新型提供了一种上电跟踪电路，包括内核电压输入端、内核电压压降单元、内核电压输出端、外部电压输入端、外部电压压降单元以及外部电压输出端；所述内核电压压降单元包括依次串联的内核压降正极端、内核电压压降件以及内核压降负极端，所述内核压降负极端与所述内核电压输出端相连，所述内核电压输出端与所述外部电压输入端相连；所述外部电压压降单元包括依次串联的外部压降正极端、外部电压压降件以及外部压降负极端，所述外部压降正极端通过所述内核电压输出端与所述外部电压输入端相连，所述外部压降负极端与所述外部电压输出端相连，所述内核压降正极端通过所述外部电压输出端与所述内核电压输入端相连。

基于上述结构，电路保证了对内核与外部供电有时序要求的CPU，其内核电压输入端与外部电压输入端同步上下电；当内核电压输入端先于外部电压输入端电压启动后，内核电压输入端的输出电压通过内核电压压降件压降后对外部电压输入端进行供电；当外部电压输入端先于内核电压输入端启动后，外部电压输入端通过外部电压压降件压降后对内核电压输入端进行供电；实现了不通过专用IC芯片进行CPU上电电压的跟踪，减小了上电跟踪电路的体积并降低了使用成本。

作为优选，所述内核电压压降件包括二极管D1，所述二极管D1的负极与所述内核压降负极端相连，所述二极管D1的正极与所述内核压降正极端相连。

进一步地，采用二极管D1作为内核电压压降件，减小了本申请上电跟踪电路的体积和降低了使用成本。

作为优选，所述外部电压压降件包括二极管D2、二极管D3以及二极管D4，所述二极管D2的正极与所述外部压降正极端相连，所述二极管D2的负极与所述二极管D3的正极相连，所述二极管D3的负极与所述二极管D4的正极相连，所述二极管D4的负极与所述外部压降负极端相连。

进一步地，采用二极管D2、二极管D3以及二极管D4作为外部电压压降件，减小了本申请上电跟踪电路的体积和降低了使用成本。

作为优选，所述内核电压输入端的电压输出值为+1.5V，所述外部电压输入端的电压输出值为+3V，二极管D1、二极管D2、二极管D3以及二极管D4的压降相等。

综上所述，根据本实用新型的上电跟踪电路，实现了不采用专用IC芯片对CPU的上电电路跟踪，减小了上电跟踪电路的体积，并降低了上电跟踪电路的使用成本。

为让本实用新型的上述和其他目的、特征和优点能更明显易懂，下文特举较佳实施例，并配合所附图式，作详细说明如下。

附图说明

为了更清楚地说明本实用新型实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本实用新型的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1是本实用新型实施例的一种上电跟踪电路的电路原理图；

图2是本实用新型实施例的一种上电跟踪电路的电路的上电效果示意图；

以上附图的附图标记：100-内核电压输入端，200-内核电压压降单元，210-内核压降正极端，220-内核电压压降件，230-内核压降负极端，300-内核电压输出端，400-外部电压输入端，500-外部电压压降单元，510-外部压降正极端，520-外部电压压降件，530-外部压降负极端，600-外部电压输出端。

具体实施方式

下面将结合本实用新型实施例中的附图，对本实用新型实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本实用新型一部分实施例，而不是全部的实施例。基于本实用新型中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本实用新型保护的范围。

需要说明的是，在本实用新型的描述中，术语“第一”、“第二”等仅用于描述目的和区别类似的对象，两者之间并不存在先后顺序，也不能理解为指示或暗示相对重要性。此外，在本实用新型的描述中，除非另有说明，“多个”的含义是两个或两个以上。

实施例：参考图1所示的一种上电跟踪电路，包括内核电压输入端100、内核电压压降单元200、内核电压输出端300、外部电压输入端400、外部电压压降单元500以及外部电压输出端600。内核电压输入端100为现有技术中主板CPU的内核电压输入端口，用于输入内核电压。内核电压输出端300为现有技术中主板CPU的内核电压输入端口的电压输出端，用于传输内核电压。外部电压输入端400为现有技术中主板CPU的外部电压输入端口，用于输入外部电压。外部电压输出端600为现有技术中主板CPU的外部电压输入端口的电压输出端，用于传输外部电压

具体来说，

内核电压压降单元200包括依次串联的内核压降正极端210、内核电压压降件220以及内核压降负极端230，内核压降负极端230与内核电压输出端300相连，内核电压输出端300与外部电压输入端400相连。内核电压压降件220为现有技术中的压降元件，可以是二极管或其他可以降压的电子元件。

外部电压压降单元500包括依次串联的外部压降正极端510、外部电压压降件520以及外部压降负极端530，外部压降正极端510通过内核电压输出端300与外部电压输入端400相连，外部压降负极端530与外部电压输出端600相连，内核压降正极端210通过外部电压输出端600与内核电压输入端100相连。外部电压压降件520为现有技术中的压降元件，可以是二极管或其他可以降压的电子元件。

基于上述结构，通过内核电压压降件220对内核电压输入端100输入的电压压降后输出至外部电压输入端400和通过外部电压压降件520对外部电压输入端400输入的电压压降后输出至内核电压输入端100，实现对主板CPU的上电电路跟踪，简化了上电跟踪电路的结构，降低电路的使用成本，提高上电电路的实用性。

作为本实施例的而一种优选地实施方式，内核电压压降件220包括二极管D1，二极管D1的负极与内核压降负极端220相连，二极管D1的正极与内核压降正极端210相连。在本实施例中，二极管D1以现有技术为基础。这样设置的好处是，采用二极管D1作为内核电压压降件220，减小了电路的体积和降低了使用成本。

作为本实施例的一种优选地实施方式，外部电压压降件520包括二极管D2、二极管D3以及二极管D4，二极管D2的正极与外部压降正极端510相连，二极管D2的负极与二极管D3的正极相连，二极管D3的负极与二极管D4的正极相连，二极管D4的负极与外部压降负极端530相连。二极管D2、二极管D3以及二极管D4均是以现有技术为基础。这样设置的好处是，采用二极管D2、二极管D3以及二极管D4作为外部电压压降件520，减小了本申请上电跟踪电路的体积和降低了使用成本。

在本实施中，内核电压输入端100的电压输出值为+1.5V，外部电压输入端400的电压输出值为+3V，二极管D1、二极管D2、二极管D3以及二极管D4的压降相等，二极管D1、二极管D2、二极管D3以及二极管D4均是现有技术中的普通二极管，压降均大约为0.7V。

工作原理：结合图1和图2所示，电路保证了对内核与外部供电有时序要求的CPU，其内核电压输入端100与外部电压输入端400同步上下电；

1、当内核电压输入端100先于外部电压输入端400启动后，内核电压输入端100的+1.5V输出电压通过二极管D1对外部电压输入端400进行供电，由于二极管D1的压降约为0.7V，使外部电压输入端400的端电压V2约为0.8V；

2、当外部电压输入端400先于内核电压输入端100启动后，外部电压输入端400通过二极管D2、二极管D3以及二极管D4对内核电压输入端100进行供电，由于二极管D2、二极管D3以及二极管D4的压降均为0.7V左右，使内核电压输入端100的端电压V1约为1.2V，从而得到图2中的上电效果。

本实用新型中应用了具体实施例对本实用新型的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本实用新型的方法及其核心思想；同时，对于本领域的一般技术人员，依据本实用新型的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本实用新型的限制。

Claims (4)

1.一种上电跟踪电路，其特征在于，包括内核电压输入端(100)、内核电压压降单元(200)、内核电压输出端(300)、外部电压输入端(400)、外部电压压降单元(500)以及外部电压输出端(600)；

所述内核电压压降单元(200)包括依次串联的内核压降正极端(210)、内核电压压降件(220)以及内核压降负极端(230)，所述内核压降负极端(230)与所述内核电压输出端(300)相连，所述内核电压输出端(300)与所述外部电压输入端(400)相连；

所述外部电压压降单元(500)包括依次串联的外部压降正极端(510)、外部电压压降件(520)以及外部压降负极端(530)，所述外部压降正极端(510)通过所述内核电压输出端(300)与所述外部电压输入端(400)相连，所述外部压降负极端(530)与所述外部电压输出端(600)相连，所述内核压降正极端(210)通过所述外部电压输出端(600)与所述内核电压输入端(100)相连。

2.如权利要求1所述的上电跟踪电路，其特征在于，所述内核电压压降件(220)包括二极管D1，所述二极管D1的负极与所述内核压降负极端(230)相连，所述二极管D1的正极与所述内核压降正极端(210)相连。

3.根据权利要求1所述的上电跟踪电路，其特征在于，所述外部电压压降件(520)包括二极管D2、二极管D3以及二极管D4，所述二极管D2的正极与所述外部压降正极端(510)相连，所述二极管D2的负极与所述二极管D3的正极相连，所述二极管D3的负极与所述二极管D4的正极相连，所述二极管D4的负极与所述外部压降负极端(530)相连。

4.根据权利要求2或3所述的上电跟踪电路，其特征在于，所述内核电压输入端(100)的电压输出值为+1.5V，所述外部电压输入端(400)的电压输出值为+3V，二极管D1、二极管D2、二极管D3以及二极管D4的压降相等。

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