CN211148841U - 一种DC Cycle测试装置 - Google Patents

Abstract

本实用新型提出了一种DC Cycle测试装置，包括若干主板、治具板，若干主板与治具板连接，每个所述主板均包括DC Ok信号发送端、Fault信号发送端、Power Button信号接收端，所述治具板包括DC Ok接口、Fault接口、Power Button接口、可编程逻辑器件，治具板监测Fault信号后，使Power Button接口的Power Button信号始终处于无效状态，使主板不再继续进行DC Cycle，保留问题现场，便于测试人员及时对问题进行分析，解决相应故障，而且大大缩短了测试的时间，提高测试效率，可同时连接多块主板。

Description

一种DC Cycle测试装置

技术领域

本实用新型涉及板卡测试设计领域，尤其是涉及一种DC Cycle测试装置。

背景技术

随着科技的发展，服务器行业的日趋成熟，服务器产品层出不穷，而服务器面向的客户也不断增加。同时，客户对于服务器的可靠性与稳定性要求也越来越高。

目前，业界采用1000圈的DC Cycle测试，来确保出厂服务器的可靠性。DC Cycle是指，从DC On(上电)到正常进入系统，再到DC Off(下电)的过程。

现有技术中，有专用的疲劳机进行DC Cycle的测试。如图1所示，疲劳机的工作原理：

在疲劳机设置DC Cycle数值，并将主板的P12V及Power Button(电源按钮)信号接入疲劳机。疲劳机上电之后，监测P12V，如果没有电压，则疲劳机发送开机信号，使主板DCOn，P12V正常有效。主板上电完毕后，进入到OS(操作系统)后，会触发疲劳机内预置脚本，进行DC Off，P12V消失。如此循环往复，直到完成设定的DC Cycle。

在现有的使用疲劳机进行DC Cycle测试过程中，发现主板在DCOn及DC Off过程中，会存在异常掉电以及主板中BMC与CPLD通信异常问题。一方面无论是主板的异常掉电问题，还是BMC与CPLD通信异常问题，都不会影响P12V，即如果主板异常掉电，那么P12V会消失，疲劳机会正常进行下一次DC Cycle，而如果BMC与CPLD通信异常，也不会影响主板进入OS，仍然可以正常DC Off，从而继续进行DC Cycle，导致出现问题时，无法保留现场，不利于问题分析；另一方面，目前测试阶段，从DC On到进入OS，然后进行DC Off操作，即一个DCCycle，至少需要5分钟时间，跑完1000圈DC Cycle，需要5000分钟，效率低，而且耗费大量人力资源，不利于DC Cycle快速测试以及出现问题时的分析。

发明内容

本实用新型为了解决现有技术中存在的问题，创新提出了一种DC Cycle测试装置，大大缩短了测试的时间，保留问题现场，节约了人力成本，提高测试效率。

本实用新型第一方面提供了一种DC Cycle测试装置，包括：若干主板、治具板，若干主板与治具板连接，每个所述主板均包括DC Ok信号发送端、Fault信号发送端、PowerButton信号接收端，所述治具板包括DC Ok接口、Fault接口、Power Button接口、可编程逻辑器件，所述DC Ok接口包括若干DC Ok信号接收端，每个所述DC Ok信号接收端与DC Ok信号发送端对应连接，所述Fault接口包括若干Fault信号接收端，每个所述Fault信号接收端与Fault信号发送端对应连接，所述Power Button接口包括若干Power Button信号发送端，每个所述Power Button信号接收端与Power Button信号发送端对应连接，所述DC Ok接口、所述Fault接口均与可编程逻辑器件的输入端连接，所述Power Button接口与可编程逻辑器件的控制输出端连接。

结合第一方面，在第一方面第一种可能的实现方式中，所述DCOk接口包括DC Ok信号接收端的数量、所述Fault接口包括Fault信号接收端的数量、所述Power Button接口包括Power Button信号发送端的数量与主板的数量对应相同。

结合第一方面，在第一方面第二种可能的实现方式中，所述DCOk信号接收端与DCOk信号发送端通过杜邦线对应连接；和/或，所述Fault信号接收端与Fault信号发送端通过杜邦线对应连接；和/或，所述Power Button信号接收端与Power Button信号发送端通过杜邦线连接对应连接。

结合第一方面，在第一方面第三种可能的实现方式中，所述治具板还包括Uart接口，所述Uart接口一端与所述可编程逻辑器件的输出端连接，远离治具板的另一端与智能终端连接。

进一步地，所述Uart接口远离治具板的另一端通过USB线缆与智能终端连接。

结合第一方面，在第一方面第四种可能的实现方式中，所述Fault接口的优先级高于Power Button接口。

结合第一方面，在第一方面第五种可能的实现方式中，所述可编程逻辑器件为CPLD或FPGA。

本实用新型采用的技术方案包括以下技术效果：

本实用新型为了现有技术中存在的问题，创新提出了一种DCCycle测试装置，大大缩短了测试的时间，提高测试效率。

本实用新型技术方案中治具板监测Fault信号后，使Power Button接口的PowerButton信号始终处于无效状态，使主板不再继续进行DC Cycle，保留问题现场，便于测试人员及时对问题进行分析，解决相应故障。

本实用新型技术方案中治具板可同时连接多块主板，对多个主板同时进行监测，增加问题复现的概率，便于测试人员及时对问题进行分析，解决相应故障。

应当理解的是以上的一般描述以及后文的细节描述仅是示例性和解释性的，并不能限制本实用新型。

附图说明

为了更清楚说明本实用新型实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单介绍，显而易见的，对于本领域普通技术人员而言，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为现有技术中使用疲劳机进行DC Cycle测试的示意图；

图2为本实用新型方案中实施例一的装置示意图；

图3为本实用新型方案中实施例二的装置示意图。

具体实施方式

为能清楚说明本方案的技术特点，下面通过具体实施方式，并结合其附图，对本实用新型进行详细阐述。下文的公开提供了许多不同的实施例或例子用来实现本实用新型的不同结构。为了简化本实用新型的公开，下文中对特定例子的部件和设置进行描述。此外，本实用新型可以在不同例子中重复参考数字和/或字母。这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施例和/或设置之间的关系。应当注意，在附图中所图示的部件不一定按比例绘制。本实用新型省略了对公知组件和处理技术及工艺的描述以避免不必要地限制本实用新型。

实施例一

如图2所示，本实用新型提供了一种DC Cycle测试装置，包括：主板一、主板二、主板三、治具板2，主板一、主板二、主板三均与治具板2连接，主板一、主板二、主板三均包括DCOk信号发送端11、Fault信号发送端12、Power Button信号接收端13，治具板2包括DC Ok接口21、Fault接口22、Power Button接口23、可编程逻辑器件24，DC Ok接口21包括三个DC Ok信号接收端，即第一DCOk信号接收端211、第二DC Ok信号接收端212、第三DC Ok信号接收端213；每个DC Ok信号接收端与DC Ok信号发送端对应连接，即第一DC Ok信号接收端211与主板一的DC Ok信号发送端11对应连接，第二DC Ok信号接收端212与主板二的DC Ok信号发送端11对应连接，第三DC Ok信号接收端213与主板三的DC Ok信号发送端11对应连接；Fault接口22包括三个Fault信号接收端，即第一Fault信号接收端221、第二Fault信号接收端222、第三Fault信号接收端223；每个Fault信号接收端与Fault信号发送端对应连接，即第一Fault信号接收端221与主板一的Fault信号发送端12对应连接，第二Fault信号接收端222与主板二的Fault信号发送端12对应连接，第三Fault信号接收端223与主板三的Fault信号发送端12对应连接；Power Button接口23包括三个Power Button信号发送端，即第一Power Button信号发送端231、第二Power Button信号发送端232、第三Power Button信号发送端233；每个Power Button信号发送端与Power Button信号接收端对应连接，即第一Power Button信号发送端231与主板一的Power Button信号接收端13对应连接，第二PowerButton信号接发送端232与主板二的Power Button信号接收端13对应连接，第三PowerButton信号发送端233与主板三的Power Button信号接收端13对应连接；DC Ok接口21、Fault接口22均与可编程逻辑器件24的输入端连接，Power Button接口23与可编程逻辑器件24的控制输出端连接。

其中，DC Ok接口21包括DC Ok信号接收端的数量、Fault接口22包括Fault信号接收端的数量、Power Button接口23包括Power Button信号发送端的数量与主板的数量对应相同，并且DC Ok接口21包括的DC Ok信号接收端可以是pin针，每个pin针之间相互独立，互不干扰，DC Ok信号为低电平，则由可编程逻辑器件控制Power Button信号发送端控制对应主板主板开机，当DC Ok信号为高电平，则由可编程逻辑器件控制Power Button信号发送端控制对应主板强制关机；Fault接口22包括的Fault信号接收端可以是pin针，每个pin针之间相互独立，互不干扰，当主板的Fault信号变为有效，治具板2控制Power Button信号发送端的Power Button信号变为无效状态，从而停止DC Cycle测试；Power Button接口23包括的Power Button信号发送端可以是pin针，每个pin针之间相互独立，互不干扰，支持主板的DC Cycle测试中的正常上电以及强制下电操作。

DC Ok信号接收端与DC Ok信号发送端11通过杜邦线对应连接；和/或，Fault信号接收端与Fault信号发送端12通过杜邦线对应连接；和/或，Power Button信号接收端13与Power Button信号发送端通过杜邦线连接对应连接；当然，DC Ok信号接收端与DC Ok信号发送端11也可以通过焊接方式对应连接；和/或，Fault信号接收端与Fault信号发送端12也可以通过焊接方式对应连接；和/或，Power Button信号接收端13与Power Button信号发送端也可以通过焊接方式连接对应连接。

Fault接口22的优先级高于Power Button接口23，治具板监测Fault信号有效后，使Power Button接口的Power Button信号始终处于无效状态，使主板不再继续进行DCCycle测试，可编程逻辑器件为CPLD或FPGA，其中，考虑习惯等因素，优选为CPLD。

具体测试过程：通过DC Ok信号，治具板2控制对应主板开关机。针对目前问题，当DC Ok信号无效时，治具板2中CPLD就会控制Power Button信号发送端发送相应的PowerButton信号，对应主板进行DC On操作(发送1秒低电平)；当主板BMC启动完毕，并且没有任何问题，DC Ok信号就会生效，治具板2中CPLD就会控制Power Button信号发送端发送相应的Power Button信号，对应主板进行DC Off操作(发送4秒低电平)，整个过程仅需1分钟左右，对比于之前5分钟一次的DC Cycle测试，大大缩短了测试的时间，提高测试效率。

本实用新型技术方案不仅可以针对主板无法正常开机启动情况下进行，而且也可以针对主板能够正常开机启动的情况下进行测试，即主板存在异常掉电或BMC与CPLD通信异常问题时，主板是可以正常开机启动，只是主板异常掉电或者主板中BMC与CPLD通信出了问题，治具板监测Fault信号(由主板的CPLD产生并发送到主板Fault信号发送端)后，使Power Button接口的Power Button信号始终处于无效状态，使主板不再继续进行DC Cycle测试，保留问题现场，便于测试人员及时对问题进行分析，解决相应故障。

本实用新型实施例以三个主板为例进行说明，实际中治具板可同时连接多块主板，对多个主板同时进行监测，增加问题复现的概率，便于测试人员及时对问题进行分析，解决相应故障。

实施例二

如图3所示，本实用新型实施例还提供了一种DC Cycle测试装置，与实施例一不同的是，本实施例中治具板2还包括Uart接口25，Uart接口25一端与可编程逻辑器件24的输出端连接，远离治具板2的另一端与智能终端3连接。具体地，Uart接口25远离治具板2的另一端通过USB线缆与智能终端3连接。

其中USB线缆具体可以为Micro-USB线缆，智能终端3可以是电脑，连接时将Uart接口25远离治具板2的另一端通过Micro-USB线缆与电脑的串口连接即可，可以用于DC Cycle测试总数设定，并实时打印DC Cycle的当前值，查看DC Cycle的进度。

本实用新型技术方案中以主板测试为例，进行说明，实际应用中，也可以是针对其他板卡进行测试，本实用新型在此不做限制。

上述虽然结合附图对本实用新型的具体实施方式进行了描述，但并非对本实用新型保护范围的限制，所属领域技术人员应该明白，在本实用新型的技术方案的基础上，本领域技术人员不需要付出创造性劳动即可做出的各种修改或变形仍在本实用新型的保护范围以内。

Claims (7)

1.一种DC Cycle测试装置，其特征是，包括：若干主板、治具板，若干主板均与治具板连接，每个所述主板均包括DC Ok信号发送端、Fault信号发送端、PowerButton信号接收端，所述治具板包括DC Ok接口、Fault接口、Power Button接口、可编程逻辑器件，所述DC Ok接口包括若干DC Ok信号接收端，每个所述DC Ok信号接收端与DC Ok信号发送端对应连接，所述Fault接口包括若干Fault信号接收端，每个所述Fault信号接收端与Fault信号发送端对应连接，所述PowerButton接口包括若干PowerButton信号发送端，每个所述PowerButton信号接收端与PowerButton信号发送端对应连接，所述DC Ok接口、所述Fault接口均与可编程逻辑器件的输入端连接，所述PowerButton接口与可编程逻辑器件的控制输出端连接。

2.根据权利要求1所述的DC Cycle测试装置，其特征是，所述DC Ok接口包括DC Ok信号接收端的数量、所述Fault接口包括Fault信号接收端的数量、所述PowerButton接口包括PowerButton信号发送端的数量与主板的数量对应相同。

3.根据权利要求1所述的DC Cycle测试装置，其特征是，所述DC Ok信号接收端与DC Ok信号发送端通过杜邦线对应连接；和/或，所述Fault信号接收端与Fault信号发送端通过杜邦线对应连接；和/或，所述PowerButton信号接收端与PowerButton信号发送端通过杜邦线连接对应连接。

4.根据权利要求1所述的DC Cycle测试装置，其特征是，所述治具板还包括Uart接口，所述Uart接口一端与所述可编程逻辑器件的输出端连接，远离治具板的另一端与智能终端连接。

5.根据权利要求4所述的DC Cycle测试装置，其特征是，所述Uart接口远离治具板的另一端通过USB线缆与智能终端连接。

6.根据权利要求1所述的DC Cycle测试装置，其特征是，所述Fault接口的优先级高于PowerButton接口。

7.根据权利要求1-6任一所述的DC Cycle测试装置，其特征是，所述可编程逻辑器件为CPLD或FPGA。

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