CN211127965U - 一种基于fpga的实时幸运成像装置 - Google Patents
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Abstract
本实用新型涉及一种基于FPGA的实时幸运成像装置，属于图像处理技术领域。本实用新型是包括EMCCD相机、工作站、千兆网接收模块、千兆网发送模块、图像预处理模块、实时幸运成像算法处理模块以及VGA控制和显示模块。本实用新型搭建了一个具有实时处理、动态更新和显示的幸运成像装置。本实用新型的装置处理速度比在传统CPU上的处理速度快150多倍，实现了幸运成像技术的实时化。
Description
技术领域
本实用新型涉及一种基于FPGA的实时幸运成像装置，属于图像处理技术领域。
背景技术
大气湍流是大气中一种不规则的随机运动,湍流每一点上的压强、速度、温度等物理特性随机涨落。由于大气湍流的存在，引起大气折射率分布不均匀，星光通过大气传输之后，波前发生畸变，致使星光闪烁、星像晃动，更为严重的是，使星光散开导致星像成为一团模糊的斑点而非一个小亮点。最终使得长曝光的星像成为一个半峰全宽值较大的高斯像，连续短曝光的系列星像则是中心在一定范围内随机变化的形状各异的斑点像。大气湍流使望远镜的实际分辨率远低于望远镜的衍射极限分辨率，它是限制地基光学望远镜空间分辨率的一个主要因素。
基于CPU进行幸运成像算法的研究是有效的，但由于CPU串行处理的特性，其计算能力有限，所构建的幸运成像系统运行时间较长，不具有实时性。在使用 EMCCD进行短曝光观测过程中，由于大气湍流效应，观测者对于所拍摄图像中天体的实时状况了解不多，特别是暗弱天体信息更是无法知晓，难以及时发现并纠正观测中可能存在的偏差或错误，很可能浪费宝贵的观测时间。对幸运成像观测经验不足的观测员来说尤其严重。因此，采用计算能力强大的新型处理硬件和研究新的快速幸运成像算法，构建高速甚至是实时的幸运成像系统就成为一个重要的研究方向。
相较于传统的CPU串行处理方式而言，FPGA具有高并行性和灵活性，还能提供强大的并行计算能力和内存带宽，当前使用FPGA进行高速视频图像处理是图像处理领域的一个研究热点。
发明内容
本实用新型要解决的技术问题是：本实用新型提供一种基于FPGA的实时幸运成像装置，能实现幸运成像的实时处理、动态更新和显示。
本实用新型技术方案是：一种基于FPGA的实时幸运成像装置，包括EMCCD 相机、工作站、千兆网接收模块、千兆网发送模块、图像预处理模块、实时幸运成像算法处理模块、多阈值二值化模块、VGA控制模块和VGA显示模块；所述 EMCCD相机、工作站、千兆网接收模块、图像预处理模块、实时幸运成像算法处理模块、多阈值二值化模块、VGA控制模块和VGA显示模块依次连接，且多阈值二值化模块还通过千兆网发送模块与工作站连接。
进一步地，所述EMCCD相机，用于将光图像转换成数字图像。
所述工作站，用于实时采集图像数据并临时存储，然后通过GMII接口不断的送往千兆网接收模块，最后保存千兆网发送模块回传的高分辨率图像；
所述千兆网接收模块，用于将接收到的图像数据不断的送往图像预处理模块；
所述图像预处理模块，用于对接收到的图像数据进行预处理，并送往实时幸运成像处理模块；
所述图像预处理模块，它由两个子模块构成：其一是高斯滤波模块，用于对图像进行高斯滤波处理；另一是宇宙射线剔除模块，用于对图像进行宇宙射线的剔除处理；其后将预处理完毕的数据送入实时幸运成像算法处理模块；
所述实时幸运成像算法处理模块包括DDR3存储控制模块、选图算法模块、配准算法模块和叠加算法模块；用于对预处理完成后图像数据进行存储、选图、配准和叠加处理，处理完成后送往多阈值二值化模块；
所述多阈值二值化模块，用于对叠加完成后的高分辨率图像进行水平切割，切割完成后将图像数据分成两路，一路经千兆网发送模块回传到工作站保存高分辨率图像；一路传给VGA控制模块，产生控制信号，控制VGA显示模块驱动 FPGA片外接口电路，将高分辨率图像在VGA显示器上显示；
所述千兆网发送模块，用于将多阈值分割后的二值图像回传到工作站；
所述VGA控制模块用于控制经多阈值分割后的二值图像在VGA显示器上的位置；VGA显示模块用于把9帧二值图像按3×3的排列方式在VGA显示器上显示，VGA显示器的分辨率为1024×768。
进一步地，所述DDR3存储控制模块用于将DDR3存储器配置成3个32位端口，其中两个端口分别存储一帧原始图像，最后一个端口用于存储配准裁剪后的图像；
所述选图算法模块用于获取n帧图像中按1％的选图比选出的m帧峰值最大的图像进行配准叠加处理，并存储峰值所在图像位置的横纵坐标，n，m均为正整数；
所述配准算法模块，用于把选图算法模块得出峰值所在图像位置的横纵坐标计算出要裁剪的图像首地址，然后送给DDR3存储控制模块；
所述叠加算法模块用于将配准后的图像进行叠加，然后送入多阈值二值化模块。
本实用新型的有益效果是：克服了基于CPU的幸运成像技术的实时性问题，解决了现有基于FPGA的幸运成像不能实时处理、动态更新和显示的关键性问题，搭建了一个具有实时处理、动态更新和显示的幸运成像装置。同时对原始图像进行了滤波和剔除宇宙射线处理，使之能更加稳定的进行幸运重建；并采用9个实时切割阈值切割高分辨率重建图像，使之实时跟踪高分辨率图像最优阈值，达到最佳显示效果，并能更好的捕捉高分辨率图像中暗弱天体的信息。
附图说明
图1是本实用新型系统框图；
图2是本实用新型的实时幸运成像算法处理模块内部框图。
具体实施方式
下面结合附图和具体实施例，对本实用新型作进一步说明。
实施例1：如图1-2所示，一种基于FPGA的实时幸运成像装置，包括EMCCD 相机、工作站、千兆网接收模块、千兆网发送模块、图像预处理模块、实时幸运成像算法处理模块、多阈值二值化模块、VGA控制模块和VGA显示模块；所述 EMCCD相机、工作站、千兆网接收模块、图像预处理模块、实时幸运成像算法处理模块、多阈值二值化模块、VGA控制模块和VGA显示模块依次连接，且多阈值二值化模块还通过千兆网发送模块与工作站连接。
进一步地，所述EMCCD相机，用于将光图像转换成数字图像。
所述工作站，用于实时采集图像数据并临时存储，然后通过GMII接口不断的送往千兆网接收模块，最后保存千兆网发送模块回传的高分辨率图像；
所述千兆网接收模块，用于将接收到的图像数据不断的送往图像预处理模块；
所述图像预处理模块，用于对接收到的图像数据进行预处理，并送往实时幸运成像处理模块；
所述图像预处理模块，它由两个子模块构成：其一是高斯滤波模块，用于对图像进行高斯滤波处理；另一是宇宙射线剔除模块，用于对图像进行宇宙射线的剔除处理；其后将预处理完毕的数据送入实时幸运成像算法处理模块；
所述实时幸运成像算法处理模块包括DDR3存储控制模块、选图算法模块、配准算法模块和叠加算法模块；用于对预处理完成后图像数据进行存储、选图、配准和叠加处理，处理完成后送往多阈值二值化模块；
所述多阈值二值化模块，用于对叠加完成后的高分辨率图像进行水平切割，切割完成后将图像数据分成两路，一路经千兆网发送模块回传到工作站保存高分辨率图像；一路传给VGA控制模块，产生控制信号，控制VGA显示模块驱动 FPGA片外接口电路，将高分辨率图像在VGA显示器上显示；
所述千兆网发送模块，用于将多阈值分割后的二值图像回传到工作站；
所述VGA控制模块用于控制经多阈值分割后的二值图像在VGA显示器上的位置；VGA显示模块用于把9帧二值图像按3×3的排列方式在VGA显示器上显示，VGA显示器的分辨率为1024×768。
进一步地，所述DDR3存储控制模块用于将DDR3存储器配置成3个32位端口，其中两个端口分别存储一帧原始图像，最后一个端口用于存储配准裁剪后的图像；
所述选图算法模块用于获取n帧图像中按1％的选图比选出的m帧峰值最大的图像进行配准叠加处理，并存储峰值所在图像位置的横纵坐标，n，m均为正整数；
所述配准算法模块，用于把选图算法模块得出峰值所在图像位置的横纵坐标计算出要裁剪的图像首地址，然后送给DDR3存储控制模块；
所述叠加算法模块用于将配准后的图像进行叠加，然后送入多阈值二值化模块。
本实用新型的工作过程是：装置上电后，第一步是由EMCCD相机将光图像转换成数字图像，工作站实时采集并临时存储图像数据，通过GMII接口将图像数据不断的发送给千兆网接收模块。千兆网接收模块将接收到的图像数据送入图像预处理模块，进行高斯滤波和宇宙射线的剔除，其处理方式也可以采用本领域常规技术实现。其后将预处理完毕的数据送入实时幸运成像算法处理模块，幸运成像算法处理模块对预处理完成后图像数据进行存储、选图、配准和叠加处理，其处理方式也可以采用本领域常规技术实现。第二步是将经实时幸运成像算法处理模块处理后的结果图送入多阈值二值化模块，以增强目标区域的可视性，然后将图像数据分成两路：一路经千兆网发送模块回传到工作站保存高分辨率图像；一路传给VGA控制模块，产生控制信号，控制VGA驱动显示模块驱动FPGA 片外接口电路，将高分辨率图像在VGA显示器上显示。第三步是在天文图像的不断传输过程中，每当有幸运图像更新时，就返回到第二步流程，实时动态更新高分辨率图像。
上面结合附图对本实用新型的具体实施例作了详细说明，但是本实用新型并不限于上述实施例，在本领域普通技术人员所具备的知识范围内，还可以在不脱离本实用新型宗旨的前提下作出各种变化。
Claims (3)
1.一种基于FPGA的实时幸运成像装置，其特征在于：包括EMCCD相机、工作站、千兆网接收模块、千兆网发送模块、图像预处理模块、实时幸运成像算法处理模块、多阈值二值化模块、VGA控制模块和VGA显示模块；所述EMCCD相机、工作站、千兆网接收模块、图像预处理模块、实时幸运成像算法处理模块、多阈值二值化模块、VGA控制模块和VGA显示模块依次连接，且多阈值二值化模块还通过千兆网发送模块与工作站连接。
2.根据权利要求1所述的基于FPGA的实时幸运成像装置，其特征在于：
所述EMCCD相机用于将光图像转换成数字图像；
所述工作站用于实时采集并临时存储图像数据，并通过GMII接口将图像数据不断的发送给千兆网接收模块，最后保存千兆网发送模块回传的高分辨率图像；
所述千兆网接收模块，用于将接收到的图像数据不断的送往图像预处理模块；
所述图像预处理模块，它由两个子模块构成：其一是高斯滤波模块，用于对图像进行高斯滤波处理；另一是宇宙射线剔除模块，用于对图像进行宇宙射线的剔除处理；其后将预处理完毕的数据送入实时幸运成像算法处理模块；
所述实时幸运成像算法处理模块包括DDR3存储控制模块、选图算法模块、配准算法模块和叠加算法模块；用于对预处理完成后图像数据进行存储、选图、配准和叠加处理，处理完成后送往多阈值二值化模块；
所述多阈值二值化模块，用于对叠加完成后的高分辨率图像进行水平切割，切割完成后将图像数据分成两路，一路经千兆网发送模块回传到工作站保存高分辨率图像；一路传给VGA控制模块，产生控制信号，控制VGA显示模块驱动FPGA片外接口电路，将高分辨率图像在VGA显示器上显示；
所述千兆网发送模块，用于将多阈值分割后的二值图像回传到工作站；
所述VGA控制模块用于控制经多阈值分割后的二值图像在VGA显示器上的位置；VGA显示模块用于把9帧二值图像按3×3的排列方式在VGA显示器上显示，VGA显示器的分辨率为1024×768。
3.根据权利要求2所述的基于FPGA的实时幸运成像装置，其特征在于：
所述DDR3存储控制模块用于将DDR3存储器配置成3个32位端口，其中两个端口分别存储一帧原始图像，最后一个端口用于存储配准裁剪后的图像；
所述选图算法模块用于获取n帧图像中按1％的选图比选出的m帧峰值最大的图像进行配准叠加处理，并存储峰值所在图像位置的横纵坐标，n，m均为正整数；
所述配准算法模块，用于把选图算法模块得出峰值所在图像位置的横纵坐标计算出要裁剪的图像首地址，然后送给DDR3存储控制模块；
所述叠加算法模块用于将配准后的图像进行叠加，然后送入多阈值二值化模块。
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