CN211062552U - 一种共差模一体磁路集成电感 - Google Patents

Abstract

本申请公开了一种共差模一体磁路集成电感，包括：左磁芯、右磁芯、上扼部和下扼部；上扼部和下扼部的左右两端分别与左磁芯和右磁芯连接；左磁芯和右磁芯上绕设有预置匝数的线圈；左磁芯和右磁芯之间预留第一预置间隙、上扼部和下扼部之间预留第二预置间隙；上扼部的前后方向上设置有第一凸起，下扼部的前后方向上设置有第二凸起，第一凸起和第二凸起的凸出方向相同；左磁芯和右磁芯的长度与上扼部和下扼部的长度的比值为0.8～1.5。解决了现有的磁芯电感结构使用一个U型磁芯和一个低导磁率的I形磁芯来实现共差模磁通回路磁集成，存在抑制电磁干扰效果不理想和由于中柱的存在，导致需要拉伸磁路长度，降低了共模电感分量的技术问题。

Description

一种共差模一体磁路集成电感

技术领域

本申请涉及磁芯电感技术领域，尤其涉及一种共差模一体磁路集成电感。

背景技术

电感是把电能转化为磁能而存储起来的元件，被广泛应用于电子电路设备中，特别是在开关电源电路。在开关电源电路中，由于电路开关不停变化，不可避免地会产生电磁干扰信号，而这些信号主要分为传导和辐射两种，为了线路的稳定性，有必要采取措施来抑制这些干扰信号。

优化开关电源电路中的电感设计是抑制电路电磁干扰的一种有效方式，现有技术中，设计了一种磁芯电感结构，使用一个U型磁芯和一个低导磁率的I形磁芯来实现共差模磁通回路磁集成，但是，由于对称绕组差模磁通回路的路径在磁芯中柱内部叠加，而中柱体积相对边柱体积比较小，更容易出现磁芯饱和，最终导致滤波效果不理想；且由于有中柱的存在，为了避让空间，需要拉伸磁路长度，降低了共模电感分量，因此，现有技术中的这种磁芯电感结构，不能很好地抑制电磁干扰，本领域技术人员对于磁芯电感结构的优化改进仍有待提高。

实用新型内容

本申请提供了一种共差模一体磁路集成电感，用于解决现有的磁芯电感结构使用一个U型磁芯和一个低导磁率的I形磁芯来实现共差模磁通回路磁集成，存在抑制电磁干扰效果不理想和由于中柱的存在，导致需要拉伸磁路长度，降低了共模电感分量的技术问题。

本申请提供了一种共差模一体磁路集成电感，包括：左磁芯、右磁芯、上扼部和下扼部；

所述上扼部和所述下扼部的左右两端分别与所述左磁芯和所述右磁芯连接；

所述左磁芯和所述右磁芯上绕设有预置匝数的线圈；

所述左磁芯和所述右磁芯之间预留第一预置间隙、所述上扼部和所述下扼部之间预留第二预置间隙；

所述上扼部的前后方向上设置有第一凸起，所述下扼部的前后方向上设置有第二凸起，所述第一凸起和所述第二凸起的凸出方向相同；

所述左磁芯和所述右磁芯的长度与所述上扼部和所述下扼部的长度的比值为0.8～1.5。

可选地，所述左磁芯和所述右磁芯的长度与所述上扼部和所述下扼部的长度的比值为1.05。

可选地，所述左磁芯和所述右磁芯的长度为5～50mm。

可选地，所述第一凸起和所述第二凸起的凸出长度不超过所述上扼部和所述下扼部的宽度。

可选地，所述第一凸起和所述第二凸起的凸出长度不小于1mm。

可选地，所述左磁芯和所述右磁芯在竖直方向上凸出所述上扼部或所述下扼部设置。

可选地，所述第一凸起和所述第二凸起分别设置在所述上扼部和所述下扼部的两端。

可选地，所述左磁芯的线圈和所述右磁芯的线圈互为对称绕组。

可选地，所述第一凸起和所述第二凸起分别设置在所述上扼部和所述下扼部的中部。

可选地，所述第一凸起和所述第二凸起为方形结构。

从以上技术方案可以看出，本申请具有以下优点：

本申请提供的一种共差模一体磁路集成电感，包括：左磁芯、右磁芯、上扼部和下扼部；上扼部和下扼部的左右两端分别与左磁芯和右磁芯连接；左磁芯和右磁芯上绕设有预置匝数的线圈；左磁芯和右磁芯之间预留第一预置间隙、上扼部和下扼部之间预留第二预置间隙；上扼部的前后方向上设置有第一凸起，下扼部的前后方向上设置有第二凸起，第一凸起和第二凸起的凸出方向相同；左磁芯和右磁芯的长度与上扼部和下扼部的长度的比值为0.8～1.5。本申请提供的共差模一体磁路集成电感，采用闭合复合式磁芯结构设计，闭合复合磁芯通过上、下扼部的凸起部分和左、右磁芯构成“C”型差模干扰抑制磁通回路，上、下扼部和左、右磁芯构成的闭合“口”型共模干扰抑制磁通回路相互独立，将左磁芯和右磁芯的长度与上扼部和下扼部的长度的比值控制在0.8～1.5内，可以较好地控制共差模一体磁芯中的共模分量的磁路长度，保证共模分量的电感适中，从而有效地抑制了共差模干扰；将共差模集成一体，减小了体积，且少了中柱挤压，空间线圈之间的耐压安全性更高，在降低了成本的同时还有利于推动自动化生产，解决了现有的磁芯电感结构使用一个U型磁芯和一个低导磁率的I形磁芯来实现共差模磁通回路磁集成，存在抑制电磁干扰效果不理想和由于中柱的存在，导致需要拉伸磁路长度，降低了共模电感分量的技术问题。

附图说明

为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其它的附图。

图1为本申请实施例中提供的一种共差模一体磁路集成电感的一种结构的左视图；

图2为图1中的一种共差模一体磁路集成电感结构的主视图；

图3为图1中的一种共差模一体磁路集成电感结构的俯视图；

图4为本申请实施例中提供的一种共差模一体磁路集成电感第二种结构的主视图；

图5为图4中的一种共差模一体磁路集成电感结构的左视图；

图6为图4中的一种共差模一体磁路集成电感结构的俯视图；

图7为申请实施例中提供的一种共差模一体磁路集成电感第三种结构的主视图；

图8为图7中的一种共差模一体磁路集成电感结构的左视图；

图9为图7中的一种共差模一体磁路集成电感结构的俯视图；

图10为申请实施例中提供的一种共差模一体磁路集成电感第四种结构的主视图；

图11为图10中的一种共差模一体磁路集成电感结构的左视图；

图12为图10中的一种共差模一体磁路集成电感结构的俯视图；

其中，附图标记为：

1、左磁芯；2、右磁芯；3、上扼部；4、下扼部；5、共模干扰抑制磁通回路；6、差模干扰抑制磁通回路；7、第一凸起；8、第二凸起。

具体实施方式

本申请实施例公开了一种共差模一体磁路集成电感，用于解决现有的磁芯电感结构使用一个U型磁芯和一个低导磁率的I形磁芯来实现共差模磁通回路磁集成，存在抑制电磁干扰效果不理想和由于中柱的存在，导致需要拉伸磁路长度，降低了共模电感分量的技术问题。

为了使本技术领域的人员更好地理解本申请方案，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。

在本申请的描述中，需要说明的是，术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。此外，术语“第一”、“第二”、“第三”仅用于描述目的，而不能理解为指示或暗示相对重要性。

除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本申请中的具体含义。

请参阅图1至图3，本申请提供了一种共差模一体磁路集成电感的一个实施例，包括：左磁芯1、右磁芯2、上扼部3和下扼部4；

上扼部3和下扼部4的左右两端分别与左磁芯1和右磁芯2连接；

左磁芯1和右磁芯2上绕设有预置匝数的线圈；

左磁芯1和右磁芯2之间预留第一预置间隙、上扼部和下扼部之间预留第二预置间隙；

上扼部3的前后方向上设置有第一凸起7，下扼部4的前后方向上设置有第二凸起8，第一凸起7和第二凸起8的凸出方向相同；

左磁芯1和右磁芯2的长度与上扼部3和下扼部4的长度的比值为0.8～1.5。

需要说明的是，如图1和图2所示，本申请实施例中将共差模一体磁路集成电感设计为闭合复合式磁芯结构，左磁芯1和右磁芯2可以是方形、椭圆形或圆形结构。第一凸起7和第二凸起8可以是单边凸起，即第一凸起7和第二凸起8仅在同一前方或同一后方设置，也可以是双边对称凸起，即前后方向均设置有第一凸起7和第二凸起8，相比之下，双边对称凸起可以让差模电感分量更大，更能适用于高差模分量的产品。左磁芯1和右磁芯2可以采用高导磁性材料制成，如高导磁率的铁氧体，可以实现最大程度提升感量，减少线圈圈数，提升开关电源电路的EMI滤波效果。在实际应用中，考虑到能量转换问题，可以将左磁芯1和右磁芯2使用低导铁氧体或镍锌铁氧体或非晶粉芯或纳米晶材料制成，从而利用磁集成由共差模一体电感拓展导变压器的应用领域，如LLC拓扑网络，利用大漏感作为谐振电感与谐振电容参与谐振，实现能量的转换。通过本申请的闭合复合式磁芯结构，可以让共模干扰抑制磁通回路5和差模干扰抑制磁通回路6相互独立，由于上下扼部凸起柱不在两绕组中间，因此，差模干扰抑制磁通回路6的抗饱和能力相比于现有的设置中柱的磁芯结构更强，也不会占用绕线空间位置，降低了绕组间的耐压不良风险。共模干扰抑制磁通回路5构成的闭合“口”型，根据电感量的计算公式可知，在确保左右对称绕线所需的最小空间，通过缩小上下扼部横向的长度时，有助于减小共模分量的磁路长度，从而让共模分量电感增加，从而避免了由于中柱的存在而导致共模分量的磁路长度增加，降低共模分量电感的缺陷。上、下扼部的凸起部分，即第一凸起7和第二凸起8，和左、右磁芯构成“C”型差模干扰抑制磁通回路，第一凸起7和第二凸起8正好充当了左右对称磁芯上绕线的窗口限位柱，防止线体松散以及定位与安装底座的距离，可以大大简化底座的结构设计，节约底座设计成本，且第一凸起7和第二凸起8还起到保护线包的作用，有效防止外部器件与线包的接触或撞击。而在对技术问题的研究过程中，为达到有效抑制差模干扰的效果，左磁芯1和右磁芯2的长度与上扼部3和下扼部4的长度需要控制在在比值为0.8～1.5之间，可以较好地控制共差模一体磁芯中的共模分量的磁路长度，保证共模分量电感适中，从而有效地抑制了共差模干扰。

本申请实施例中提供的共差模一体磁路集成电感，采用闭合复合式磁芯结构设计，闭合复合磁芯通过上、下扼部的凸起部分和左、右磁芯构成“C”型差模干扰抑制磁通回路，上、下扼部和左、右磁芯构成的闭合“口”型共模干扰抑制磁通回路相互独立，将左磁芯和右磁芯的长度与上扼部和下扼部的长度的比值控制在0.8～1.5内可以较好地控制共差模一体磁芯中的共模分量的磁路长度，保证共模分量电感适中，从而有效地抑制了共差模干扰；将共差模集成一体，减小了体积，且少了中柱挤压，空间线圈之间的耐压安全性更高，在降低了成本的同时还有利于推动自动化生产，解决了现有的磁芯电感结构使用一个U型磁芯和一个低导磁率的I形磁芯来实现共差模磁通回路磁集成，存在抑制电磁干扰效果不理想和由于中柱的存在，导致需要拉伸磁路长度，降低了共模电感分量的技术问题。

作为对本申请实施例中的共差模一体磁路集成电感的进一步改进，本申请实施例中的共差模一体磁路集成电感，将左磁芯1和右磁芯2的长度与上扼部3和下扼部4的长度的比值设置为1.05。

需要说明的是，在左磁芯1和右磁芯2上绕制的线圈绕组可以是圆线圈或扁平线圈，线圈的线宽大小对左磁芯1和右磁芯2的长度与上扼部3和下扼部4的长度的比值的选取也会产生影响，为了折衷不同线宽的影响，经试验研究分析，将该比值设置为1.05，可以达到最优的效果。

作为对本申请实施例中的共差模一体磁路集成电感的进一步改进，本申请实施例中的共差模一体磁路集成电感，左磁芯1和右磁芯2的长度设置为5～50mm。

需要说明的是，为避免差模磁路长度对共差模电感分量的影响，本申请实施例中，考虑到差模空气磁路长度对差模分量的影响，为达到有效抑制差模干扰的效果，左磁芯1和右磁芯2的长度控制在5～50mm，对该长度进行上限控制可以避免因差模空气磁路长度较长，导致差模分量降低，影响差模干扰抑制效果的问题，对该长度进行下限控制可以避免因差模空气磁路长度过小，导致差模分量过大，出现易饱和问题。

作为对本申请实施例中的共差模一体磁路集成电感的进一步改进，本申请实施例中的共差模一体磁路集成电感，第一凸起7和第二凸起8的凸出长度不超过上扼部3和下扼部4的宽度。

第一凸起7和第二凸起8的凸出长度不小于1mm。

需要说明的是，上下扼部的凸出长度的下限控制在不小于1mm，是考虑到凸出长度太小，与左、右磁芯构成“C”型差模干扰抑制磁通回路不明显，会大大降低差模电感量，无法有效防止线体松散及保护线包作用，凸出长度的上限控制在凸出长度不超过上扼部3和下扼部4的宽度，是考虑到磁芯结构的平衡性，防止磁芯出现暗裂及生产困难。

作为对本申请实施例中的共差模一体磁路集成电感的进一步改进，本申请实施例中的共差模一体磁路集成电感，第一预置间隙在左磁芯1和右磁芯2对称绕上线圈后，间隙长度在1.5mm～6mm之间。

需要说明的是，间隙长度上限控制控制在6mm，是防止通过拉伸上下扼部横向的长度时，增加无用共模分量的磁路长度，从而让共模分量电感降低；间隙长度下限控制在1.5mm，是考虑到磁芯结构的平衡性，防止绕线困难。

作为对本申请实施例的进一步改进，左磁芯1和右磁芯2在竖直方向上凸出上扼部3或下扼部4设置。

需要说明的是，如图4至图6所示，考虑到实现差共模磁路集成，在产品上下位置留有充足余量，可以在左磁芯1和右磁芯2在竖直方向上凸出上扼部3或下扼部4设置，如若考虑产品宽度方面留有足够余量，可以在左右双边方向上设置对称凸起，如图7至图9所示。若考虑产品高度有足够余量，同时增加上下扼部面积，同步提升共模和差模感量，可以将本申请实施例中的共差模一体磁路集成电感设置为双边整体对称凸起结构，如图10至图12所示。

以上实施例仅用以说明本申请的技术方案，而非对其限制；尽管参照前述实施例对本申请进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本申请各实施例技术方案的精神和范围。

Claims (10)

1.一种共差模一体磁路集成电感，其特征在于，包括：左磁芯、右磁芯、上扼部和下扼部；

所述上扼部和所述下扼部的左右两端分别与所述左磁芯和所述右磁芯连接；

所述左磁芯和所述右磁芯上绕设有预置匝数的线圈；

所述左磁芯和所述右磁芯之间预留第一预置间隙、所述上扼部和所述下扼部之间预留第二预置间隙；

所述上扼部的前后方向上设置有第一凸起，所述下扼部的前后方向上设置有第二凸起，所述第一凸起和所述第二凸起的凸出方向相同；

所述左磁芯和所述右磁芯的长度与所述上扼部和所述下扼部的长度的比值为0.8～1.5。

2.根据权利要求1所述的共差模一体磁路集成电感，其特征在于，所述左磁芯和所述右磁芯的长度与所述上扼部和所述下扼部的长度的比值为1.05。

3.根据权利要求1或2所述的共差模一体磁路集成电感，其特征在于，所述左磁芯和所述右磁芯的长度为5～50mm。

4.根据权利要求1所述的共差模一体磁路集成电感，其特征在于，所述第一凸起和所述第二凸起的凸出长度不超过所述上扼部和所述下扼部的宽度。

5.根据权利要求4所述的共差模一体磁路集成电感，其特征在于，所述第一凸起和所述第二凸起的凸出长度不小于1mm。

6.根据权利要求1所述的共差模一体磁路集成电感，其特征在于，所述左磁芯和所述右磁芯在竖直方向上凸出所述上扼部或所述下扼部设置。

7.根据权利要求1所述的共差模一体磁路集成电感，其特征在于，所述第一凸起和所述第二凸起分别设置在所述上扼部和所述下扼部的两端。

8.根据权利要求1所述的共差模一体磁路集成电感，其特征在于，所述左磁芯的线圈和所述右磁芯的线圈互为对称绕组。

9.根据权利要求6所述的共差模一体磁路集成电感，其特征在于，所述第一凸起和所述第二凸起分别设置在所述上扼部和所述下扼部的中部。

10.根据权利要求1所述的共差模一体磁路集成电感，其特征在于，所述第一凸起和所述第二凸起为方形结构。

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