CN210469353U

CN210469353U - 一种基于物理不可克隆技术的密钥生成电路

Info

Publication number: CN210469353U
Application number: CN201921988686.4U
Authority: CN
Inventors: 周婷; 李永福; 王国兴; 连勇
Original assignee: Shanghai Jiaotong University
Current assignee: Wuxi Jintong Technology Co.,Ltd.
Priority date: 2019-11-18
Filing date: 2019-11-18
Publication date: 2020-05-05
Anticipated expiration: 2029-11-18

Abstract

本实用新型属于信息安全的技术领域，公开了一种基于物理不可克隆技术的密钥生成电路，生成密钥的比特位数为N，包括K个环形振荡器并联在一起，每个环形振荡器振荡的频率皆不相同，其级数设置为└N/K┘、└N/K┘+1、└N/K┘+2…└N/K┘+K‑1，其中└┘表示向上取整函数，包括延时单元、触发器和多个基本逻辑门，所述延时单元和触发器的个数与对应环形振荡器的级数一致，所述基本逻辑门的个数由密钥的比特位数决定。本实用新型的电路可以在保持高电路输出吞吐量的同时大大加快速度，同时每个RO的级数尽可能的平均化以保证稳定性。

Description

一种基于物理不可克隆技术的密钥生成电路

技术领域

本实用新型属于信息安全的技术领域，具体涉及一种基于物理不可克隆技术的密钥生成电路。

背景技术

随着数字时代的到来，电子产业飞速发展，各类电子产品已经渗透到人们生活的方方面面。人们享受因此带来的便捷的同时，也遭受了因信息保护不足带来的不利影响，因此，对于信息进行安全有效的加密十分重要。

物理不可克隆功能(Physically Unclonable Function，简称PUF)电路利用IC芯片制造过程中不可控和不可预知的器件工艺变化引起的参数不匹配，生成器件可靠和独特的数字密码信息，应用于IC加密，防止克隆、模仿和伪造电路等。PUF电路的输入和输出通常分别称为激励和响应，激励响应对(CRP)的映射对于每个芯片是唯一的，PUF将秘密保存到其固有结构中，就好似每个人的基因。

传统的加密机制是把密钥存储在电可擦可编程只读存储器(EEPROM)或电池供电的非易失性静态随机存取存储器(SRAM)中，并结合加密算法进行信息加密和认证，攻击者通过解密算法并成功入侵可以获得存储器中的密钥。而对于PUF的加密方式而言，任何侵入性或半侵袭性攻击都可能影响激励响应对的生成，导致与芯片原始物理结构的微小的不匹配，攻击者获得的密钥将无效。所以PUF加密方式的安全性能更加强大。除此之外，PUF还无需额外的硬件支持，是一种轻量级的安全有效的加密方式，因此广泛应用于安全领域和防伪芯片。

PUF有很多种，其中应用较多的两种分别是基于存储器的PUF和基于传播延时的。

基于存储器的PUF：

存储器单元结构一般都具有不稳定的状态，当存储器特别是双稳态逻辑单元在不稳定状态向稳定状态转化时，由于制造变化差异，导致会明确偏向于某一稳定状态，利用这一特点去设计PUF。典型代表有SRAM PUF、触发器PUF和蝴蝶PUF。

基于传播时延的PUF：

数字信号的传播会受到MOSFET沟道长度、宽度和阈值电压、氧化层厚度、金属线的形状等各种因素的影响，延迟将会有部分随机性。典型代表有基于仲裁器的PUF、基于环形振荡器(Ring Oscillator，RO)的PUF和基于毛刺的PUF。

基于存储器的PUF吞吐率较高，但容易被预测，防御能力差；而基于传播延迟的PUF防御能力强，但一般吞吐率低。

RO PUF与许多其他基于延迟的PUF相比，已经被证明更加强大并且布局受限更少。但传统的RO PUF的数据吞吐率太低，多个RO只有1bit的输出，同时，RO级联太长，导致频率不够高，速度不够快。

实用新型内容

本实用新型提供了一种基于物理不可克隆技术的密钥生成电路，解决了传统的ROPUF的数据吞吐率太低，多个RO只有1bit的输出，同时，RO级联太长，导致频率不够高，速度不够快等问题。

本实用新型可通过以下技术方案实现：

一种基于物理不可克隆技术的密钥生成电路，生成密钥的比特位数为N，包括K个环形振荡器并联在一起，每个环形振荡器振荡的频率皆不相同，其级数设置为└N/K┘、└N/K┘+1、└N/K┘+2…└N/K┘+K-1，其中└┘表示向上取整函数，包括延时单元、触发器和多个基本逻辑门，所述延时单元和触发器的个数与对应环形振荡器的级数一致，所述基本逻辑门的个数由密钥的比特位数决定。

进一步，每个所述环形振荡器中的多个延时单元、基本逻辑门间隔串联在一起，最后一个延时单元的输出端连接第一个延时单元的输入端，每个延时单元的输出端还和触发器一一对应相连，激励的每个比特位顺序连接到K个环形振荡器的延时单元上。

进一步，所述延时单元包括非门，所述非门的输入端作为延时单元的输入端，其输出端与多路选择器的一个输入端相连，所述多路选择器的另一个输入端与激励的比特位连接，所述多路选择器的输出端作为延时单元的输出端，其控制端作为延时单元的控制端，将所有延时单元的控制端连接到一起作为密钥生成电路控制端。

进一步，所述触发器采用D触发器，其C端均与时钟信号相连，D端均与延时单元的输出端相连，Q端作为密钥对应比特位的输出端。

进一步，所述基本逻辑门包括与非门、或非门、与门、或门或者非门。

一种基于上文所述的基于物理不可克隆技术的密钥生成电路的密钥生成方法，以K个环形振荡器的级数之和作为给定激励的比特位数，选择给定激励；然后将密钥生成电路控制端设置为初始化模式，运行K个环形振荡器，对所有的触发器进行归零化；最后将密钥生成电路控制端设置为运行模式，再次运行K个环形振荡器，从所有触发器的输出中选择N位作为最终密钥。

本实用新型有益的技术效果在于：

通过环形振荡器RO中每一个反相器得到密钥对应的1bit输出，同时将一个长级连的RO PUF变成两个或两个以上的远比原RO PUF电路短的RO PUF电路，可以在保持高电路输出吞吐量的同时大大加快速度，同时每个RO的级数尽可能的平均化以保证稳定性。

附图说明

图1是本实用新型的总体结构框架示意图；

图2是本实用新型的两级RO PUF电路框架示意图；

图3是本实用新型的延时单元的结构示意图；

其中，1-延时单元，2-基本逻辑门，3-触发器。

具体实施方式

下面结合附图及较佳实施例详细说明本实用新型的具体实施方式。

如图1所示，本实用新型提供了一种基于物理不可克隆技术的密钥生成电路，主要是通过环形振荡器RO中每一个反相器得到密钥对应的1bit输出，同时将一个长级连的ROPUF变成两个或两个以上的远比原RO PUF电路短的RO PUF电路，对于提高整个PUF电路的频率和吞吐率具有重要意义。

具体地，本实用新型的密钥生成电路基于FPGA平台实现，如图1所示，设定生成密钥的比特位数为N，包括K个环形振荡器并联在一起，每个环形振荡器振荡的频率皆不相同，其级数设置为└N/K┘、└N/K┘+1、└N/K┘+2…└N/K┘+K-1，其中└┘表示向上取整函数，包括延时单元、触发器和多个基本逻辑门，该延时单元和触发器的个数与对应环形振荡器的级数一致，该基本逻辑门的个数由密钥的比特位数决定，如异或门数量及位置可根据M.George and P.Alfke,“Linear feedback shift registers in Virtex devices,”Xilinx apprication note XAPP210,2007.设置，从而可以在保持高吞吐量的同时大大加快速度，同时每个RO的级数尽可能的平均化以保证稳定性。

如图2所示，每个环形振荡器中的多个延时单元1、基本逻辑门2间隔串联在一起，最后一个延时单元1的输出端连接第一个延时单元1的输入端，每个延时单元1的输出端还和触发器3一一对应相连，激励的每个比特位顺序连接到K个环形振荡器的延时单元1上。而延时单元1包括非门，如图3所示，该非门的输入端作为延时单元的输入端，其输出端与多路选择器MUX的一个输入端相连，该多路选择器MUX可以选择两路选择器，其另一个输入端与激励的比特位连接，该多路选择器MUX的输出端作为延时单元的输出端，其控制端作为延时单元的控制端，将所有延时单元的控制端连接到一起作为密钥生成电路控制端。该触发器3可采用D触发器，其C端均与时钟信号相连，D端均与延时单元的输出端相连，Q端作为密钥对应比特位的输出端。该基本逻辑门包括与非门、或非门、与门、或门或者非门，优选与非门或者或非门。

本实用新型还提供一种基于上文所述的基于物理不可克隆技术的密钥生成电路的密钥生成方法，具体包括：以K个环形振荡器的级数之和作为给定激励的比特位数，选择给定激励；然后将密钥生成电路控制端设置为初始化模式，运行K个环形振荡器，对所有的触发器进行归零化；最后将密钥生成电路控制端设置为运行模式，再次运行K个环形振荡器，从所有触发器的输出中选择N位作为最终密钥。

一般地，密钥以64比特位或128比特位较为常见，以128比特位为例详细说明本实用新型的密钥生成的实现过程：

为避免相同级数带来的相关性影响，同时尽可能增大级数保证整个电路的稳定性和可重复性，128比特位的密钥可由两个环形振荡器实现，但如果要求速度更快可以选择更多个环形振荡器实现，一般优先K＝2-4，根据上文所述，若选用两个，则可以由一个为64级RO PUF即M级和一个为65级RO PUF即M+1级并联在一起实现，给定激励C[1]…C[N],N＝129，分别顺序连接到每个延时单元的C[k]端，所有D触发器的C端均连接到时钟信号CLK，其工作频率与64级RO PUF和65级RO PUF中频率较低的一个一致，将所有延时单元1的控制端连接在一起作为整个电路的控制端SEL，根据多路选择器的特性，先将SEL控制端设置为初始化模式，运行两级RO PUF，对整个电路进行初始化，完毕后，此时相对将每个触发器的输出被归零化、固定化，避免电路原始本身的异常导致最终输出异常；然后，再将SEL控制端设置为运行模式，重新运行两级RO PUF，从此时所有D触发器输出129比特位中选择128比特位，作为最终的密钥输出。当然也可以再给定激励C[1]…C[N]时，仅给定128比特位，多余的补零，记录对应补零位置对应的D触发器的输出，选择剩余的D触发器输出作为最终的密钥输出。

本实用新型通过多个不同频率、级数的环形振荡器RO PUF并联在一起实现一个更多级数的RO PUF的电路结构，使用这种电路结构能够提高频率，实现更快的速度，同时在每一级的反相器后面都使用触发器获取1bit响应，相比传统的RO PUF大大提高了吞吐率。

本实用新型的输出基于电路的传播延迟，并且由多个不同频率的RO同时产生，具有非线性特性，无法采用数学模型来表示，并且基本PUF电路在应对机器学习攻击方面具有优异的效果，由此本实用新型的多RO PUF电路具有较高的可靠性和随机性，防御模型攻击和机器学习攻击的能力均较强。

本实用新型仅采用上述器件中的自身电路即可，不需要增加额外的硬件实现，因此，采用本实用新型的技术方案有利于整体电路的小型化。

虽然以上描述了本实用新型的具体实施方式，但是本领域的技术人员应当理解，这些仅是举例说明，在不背离本实用新型的和实质的前提下，可以对这些实施方式做出多种变更或修改，因此，本实用新型的保护范围由所附权利要求书限定。

Claims

1.一种基于物理不可克隆技术的密钥生成电路，其特征在于：生成密钥的比特位数为N，包括K个环形振荡器并联在一起，每个环形振荡器振荡的频率皆不相同，其级数设置为└N/K┘、└N/K┘+1、└N/K┘+2…└N/K┘+K-1，其中└┘表示向上取整函数，包括延时单元、触发器和多个基本逻辑门，所述延时单元和触发器的个数与对应环形振荡器的级数一致，所述基本逻辑门的个数由密钥的比特位数决定。

2.根据权利要求1所述的基于物理不可克隆技术的密钥生成电路，其特征在于：每个所述环形振荡器中的多个延时单元、基本逻辑门间隔串联在一起，最后一个延时单元的输出端连接第一个延时单元的输入端，每个延时单元的输出端还和触发器一一对应相连，激励的每个比特位顺序连接到K个环形振荡器的延时单元上。

3.根据权利要求2所述的基于物理不可克隆技术的密钥生成电路，其特征在于：所述延时单元包括非门，所述非门的输入端作为延时单元的输入端，其输出端与多路选择器的一个输入端相连，所述多路选择器的另一个输入端与激励的比特位连接，所述多路选择器的输出端作为延时单元的输出端，其控制端作为延时单元的控制端，将所有延时单元的控制端连接到一起作为密钥生成电路控制端。

4.根据权利要求2所述的基于物理不可克隆技术的密钥生成电路，其特征在于：所述触发器采用D触发器，其C端均与时钟信号相连，D端均与延时单元的输出端相连，Q端作为密钥对应比特位的输出端。

5.根据权利要求3所述的基于物理不可克隆技术的密钥生成电路，其特征在于：所述基本逻辑门包括与非门、或非门、与门、或门或者非门。