CN210243725U

CN210243725U - 一种基带系统及波形回放系统

Info

Publication number: CN210243725U
Application number: CN201920997215.3U
Authority: CN
Inventors: Zhongfeng Wang; 王忠峰
Original assignee: Beijing Runke General Technology Co Ltd
Current assignee: Beijing Runke General Technology Co Ltd
Priority date: 2019-06-28
Filing date: 2019-06-28
Publication date: 2020-04-03
Anticipated expiration: 2029-06-28

Abstract

本实用新型公开一种基带系统，包括：存储器；数模转换器；ZYNQ芯片，ZYNQ芯片包括SoC和FPGA模块，FPGA模块集成有数据访问控制器、波形数据回放控制器、存储器访问接口和串行接口。本实用新型公开的基带系统在ZYNQ芯片的FPGA模块集成数据访问控制器、波形数据回放控制器、存储器访问接口和串行接口，使得基带系统无需使用体积较大的硬件板卡，实现了基带系统的小型化，从而能够减小波形回放系统的体积，提高波形回放系统的使用灵活性；另外，还能够降低基带系统和波形回放系统的集成开发难度。

Description

一种基带系统及波形回放系统

技术领域

本实用新型属于信号处理技术领域，尤其涉及一种基带系统及波形回放系统。

背景技术

在通信领域和雷达领域，经常需要对存储的波形信号进行回放。对波形信号的回放通常是基于波形回放系统实现。

目前，波形回放系统主要包括基带系统和微波系统。其中，基带系统一般由单板机、显示器、基带信号处理板卡和存储板构成。

然而，现有的基带系统包括多个硬件板卡，这导致波形回放系统的体积较大，这进一步导致波形回放系统的使用场景受到很大的限制，使用灵活性较差，目前的基带回放系统仅能在实验室中使用。另外，多个硬件板卡之间互联较多，集成开发难度较大。

实用新型内容

有鉴于此，本实用新型的目的在于提供一种基带系统及包括该基带系统的波形回放系统，以解决现有的波形回放系统体积较大、使用灵活性较差的问题，以及集成开发难度较大的问题。

为实现上述目的，本实用新型提供如下技术方案：

本实用新型提供一种基带系统，包括：

存储器；

数模转换器；

ZYNQ芯片，所述ZYNQ芯片包括片上系统SoC和现场可编辑门阵列FPGA模块，所述FPGA模块集成有数据访问控制器、波形数据回放控制器、存储器访问接口和串行接口；

所述数据访问控制器的控制端与所述片上系统SoC连接，所述数据访问控制器的第一输入输出端与所述存储器访问接口的第一输入输出端连接，所述存储器访问接口的第二输入输出端与所述存储器的控制端连接；

所述波形数据回放控制器的控制端与所述片上系统SoC连接，所述波形数据回放控制器的数据输入端与所述数据访问控制器的数据输出端连接，所述波形数据回放控制器的数据输出端与所述串行接口的数据输入端连接，所述串行接口的数据输出端与所述数模转换器的数据输入端连接，所述数模转换器的数据输出端为所述基带系统的数据输出端。

可选的，在上述基带系统中，所述存储器为多通道存储阵列；所述FPGA模块上集成的存储器访问接口的数量与所述多通道存储阵列的通道数量一致。

可选的，在上述基带系统中，所述基带系统还包括USB接口，所述USB接口与所述片上系统SoC连接。

可选的，在上述基带系统中，所述串行接口为JESD204B接口。

可选的，在上述基带系统中，所述数模转换器为AD9164型数模转换器。

另一方面，本实用新型提供一种波形回放系统，所述波形回放系统包括基带系统及微波系统，其中，所述基带系统为上述提供的任意一种基带系统，所述基带系统的数模转换器的数据输出端与所述微波系统的数据输入端连接。

可选的，在上述波形回放系统的基础上，还包括显示器；所述显示器的数据输入端与所述片上系统SoC连接。

可选的，在上述波形回放系统的基础上，所述片上系统SoC还与控制设备连接。

可选的，在上述波形回放系统的基础上，还包括馈线；所述微波系统的数据输出端与所述馈线的数据输入端连接。

可选的，在上述波形回放系统的基础上，还包括微波天线；所述微波系统的数据输出端与所述微波天线的数据输入端连接。

由此可见，本实用新型的有益效果为：

本实用新型实施例公开的波形回放系统的基带系统，包括ZYNQ芯片、存储器和数模转换器，其中，在ZYNQ芯片的FPGA模块集成有数据访问控制器、波形数据回放控制器、存储器访问接口和串行接口。数据访问控制器的控制端与ZYNQ芯片的SoC连接，数据访问控制器的第一输入输出端与存储器访问接口的第一输入输出端连接，存储器访问接口的第二输入输出端与存储器的控制端连接；波形数据回放控制器的控制端与SoC连接，波形数据回放控制器的数据输入端与数据访问控制器的数据输出端连接，波形数据回放控制器的数据输出端与串行接口的数据输入端连接，串行接口的数据输出端与数模转换器的数据输入端连接。

可以看到，本实用新型实施例公开的基带系统，在ZYNQ芯片的FPGA模块集成数据访问控制器、波形数据回放控制器、存储器访问接口和串行接口，使得基带系统无需使用体积较大的硬件板卡，实现了基带系统的小型化，从而能够减小波形回放系统的体积，提高波形回放系统的使用灵活性。另外，还能够降低基带系统和波形回放系统的集成开发难度。

附图说明

为了更清楚地说明本实用新型实施例中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本实用新型的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本实用新型实施例公开的一种基带系统的结构示意图；

图2为本实用新型实施例公开的另一种基带系统的结构示意图；

图3为本实用新型实施例公开的一种波形回放系统的结构示意图；

图4为本实用新型实施例公开的另一种波形回放系统的结构示意图；

图5为本实用新型实施例公开的另一种波形回放系统的结构示意图；

图6为本实用新型实施例公开的波形回放系统的一个使用场景图。

具体实施方式

为使本实用新型实施例的目的、技术方案和优点更加清楚，下面将结合本实用新型实施例中的附图，对本实用新型实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本实用新型一部分实施例，而不是全部的实施例。基于本实用新型中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本实用新型保护的范围。

本实用新型实施例公开一种基带系统及包括该基带系统的波形回放系统，以解决现有的波形回放系统体积较大、使用灵活性较差的问题，以及集成开发难度较大的问题。

下面对本实用新型实施例中出现的术语进行说明：

SoC：System on Chip，片上系统；

FPGA：现场可编辑门阵列；

I/O：输入输出；

DAC：数模转换器；

DMA：Direct Memory Access，直接内存存取；

SATA：Serial ATA，Serial Advanced Technology Attachment，是一种计算机总线

Flash闪存：一种非易失性内存；

USB：Universal Serial Bus，通用串行总线。

请参见图1，图1为本实用新型实施例公开的一种基带系统的结构示意图。该基带系统包括ZYNQ芯片10、存储器20和数模转换器30。

其中：

ZYNQ芯片10是赛灵思公司推出的一个可扩展处理平台。ZYNQ芯片10包括SoC101和FPGA模块102，其中，FPGA模块102集成有数据访问控制器1021、波形数据回放控制器1022、存储器访问接口1023和串行接口1024。SoC101为ZYNQ芯片10的PS部分，FPGA模块102为ZYNQ芯片10的PL部分。

数据访问控制器1021的控制端与SoC101连接，数据访问控制器1021的第一输入输出端与存储器访问接口1023的第一输入输出端连接，存储器访问接口1023的第二输入输出端与存储器20的控制端连接。

波形数据回放控制器1022的控制端与SoC101连接，波形数据回放控制器1022的数据输入端与数据访问控制器1021的数据输出端连接，波形数据回放控制器1022的数据输出端与串行接口1024的数据输入端连接，串行接口1024的数据输出端与数模转换器30的数据输入端连接，数模转换器30的数据输出端为基带系统的数据输出端。

可选的，数据访问控制器1021将从存储器20读取的波形数据以DMA的方式写入波形数据回放控制器1022。

在FPGA模块102上集成的数据访问控制器1021、波形数据回放控制器1022、存储器访问接口1023和串行接口1024能够完整实现现有基带系统中单板机和基带信号处理板卡的全部功能，使得基带系统实现小型化。需要说明的是，数据访问控制器1021对数据的访问控制采用现有的算法实现，波形数据回放控制器1022对波形数据的回放控制采用现有的算法实现。

本实用新型实施例公开的波形回放系统的基带系统，包括ZYNQ芯片、存储器和数模转换器，其中，在ZYNQ芯片的FPGA模块集成有数据访问控制器、波形数据回放控制器、存储器访问接口和串行接口。数据访问控制器的控制端与ZYNQ芯片的SoC连接，数据访问控制器的第一输入输出端与存储器访问接口的第一输入输出端连接，存储器访问接口的第二输入输出端与存储器的控制端连接；波形数据回放控制器的控制端与SoC连接，波形数据回放控制器的数据输入端与数据访问控制器的数据输出端连接，波形数据回放控制器的数据输出端与串行接口的数据输入端连接，串行接口的数据输出端与数模转换器的数据输入端连接。可以看到，本实用新型实施例公开的基带系统，在ZYNQ芯片的FPGA模块集成数据访问控制器、波形数据回放控制器、存储器访问接口和串行接口，使得基带系统无需使用体积较大的硬件板卡，实现了基带系统的小型化，从而能够减小波形回放系统的体积，提高波形回放系统的使用灵活性。另外，还能够降低基带系统和波形回放系统的集成开发难度。

可选的，在本实用新型实施例上述公开的基带系统的基础上，进一步设置USB接口40，USB接口40与SoC101连接，如图2中所示。通过在基带系统中进一步增加USB接口40，使得用户能够通过USB设备访问基带系统，例如向存储器存储波形数据，或者从存储器读取波形数据。

可选的，在本实用新型实施例上述公开的各个基带系统中，存储器20采用多通道存储阵列。相应的，FPGA模块102集成的存储器访问接口1023的数量与多通道存储阵列的通道数量一致。

在图2所示的基带系统中，存储器20具体为4通道SATA存储阵列。

可选的，在本实用新型实施例上述公开的各个基带系统中，串行接口1024采用JESD204B接口。JESD204B接口是一种用于高速数据采集的接口，主要用于数模转换器与FPGA之间的连接。JESD204B接口具有很高的速率，并且能够减少布板空间。

可选的，在本实用新型实施例上述公开的各个基带系统中，数模转换器30采用AD9164型数模转换器。AD9164型数模转换器是一种新型的高精度数模转换器。

本实用新型实施例还公开一种波形回放系统，该波形回放系统包括微波系统和本实用新型实施例上述公开的任意一种基带系统，其中，基带系统的数模转换器的数据输出端与微波系统的数据输入端连接。

参见图3，图3为本实用新型实施例公开的一种波形回放系统的结构示意图。该波形回放系统包括基带系统100和微波系统200。

其中，基带系统100包括ZYNQ芯片10、存储器20和数模转换器30。

ZYNQ芯片10包括SoC101和FPGA模块102，其中，FPGA模块102集成有数据访问控制器1021、波形数据回放控制器1022、存储器访问接口1023和串行接口1024。

波形数据回放控制器1022的控制端与SoC101连接，波形数据回放控制器1022的数据输入端与数据访问控制器1021的数据输出端连接，波形数据回放控制器1022的数据输出端与串行接口1024的数据输入端连接，串行接口1024的数据输出端与数模转换器30的数据输入端连接，数模转换器30的数据输出端与微波系统200的数据输入端连接。

本实用新型实施例公开的波形回放系统，包括基带系统和微波系统，其中，基带系统包括ZYNQ芯片、存储器和数模转换器，在ZYNQ芯片的FPGA模块集成有数据访问控制器、波形数据回放控制器、存储器访问接口和串行接口。数据访问控制器的控制端与ZYNQ芯片的SoC连接，数据访问控制器的第一输入输出端与存储器访问接口的第一输入输出端连接，存储器访问接口的第二输入输出端与存储器的控制端连接；波形数据回放控制器的控制端与SoC连接，波形数据回放控制器的数据输入端与数据访问控制器的数据输出端连接，波形数据回放控制器的数据输出端与串行接口的数据输入端连接，串行接口的数据输出端与数模转换器的数据输入端连接。可以看到，本实用新型实施例公开的波形回放系统，在ZYNQ芯片的FPGA模块集成数据访问控制器、波形数据回放控制器、存储器访问接口和串行接口，使得基带系统无需使用体积较大的硬件板卡，实现了基带系统的小型化，从而减小波形回放系统的体积，提高波形回放系统的使用灵活性。另外，还能够降低波形回放系统的集成开发难度。

参见图4，图4为本实用新型实施例公开的另一种波形回放系统的结构示意图。该波形回放系统包括基带系统100、微波系统200和显示器300。

该基带系统100包括ZYNQ芯片10、存储器20和数模转换器30。

其中，ZYNQ芯片10包括SoC101和FPGA模块102，其中，FPGA模块102集成有数据访问控制器1021、波形数据回放控制器1022、存储器访问接口1023和串行接口1024。

显示器300的数据输入端与SoC101连接。SoC101存储有显示控制程序，通过运行该显示控制程序，SoC101将待显示数据输出至显示器300，由显示器300进行数据显示。SoC101输出至显示器300显示的数据包括但不限于人机交互界面和波形回放数据。

在具体实现中，显示器300采用触摸显示器。用户可以通过触摸显示器控制波形回放过程。

本实用新型图4所示的波形回放系统，进一步增加与SoC连接的显示器，使得用户能够观看波形回放过程的相关内容。需要说明的是，波形回放系统的基带系统中，在ZYNQ芯片的FPGA集成数据访问控制器、波形数据回放控制器、存储器访问接口和串行接口，无需使用体积较大的硬件板卡，实现了基带系统的小型化，因此，本实用新型图4所示的波形回放系统与现有的波形回放系统相比，仍具有体积小、使用灵活性高以及集成开发难度低的优势。

可选的，在本实用新型实施例公开的上述波形回放系统的基础上，还可以将SoC101与控制设备连接。

作为一种实施方式，SoC101存储有网络控制程序，SoC101运行该网络控制程序与位于远端的控制设备建立网络连接。这使得用户能够通过控制设备远程控制波形的回放过程。

可选的，在本实用新型实施例公开的上述波形回放系统的基础上，进一步设置馈线400和/或微波天线500，微波系统200的数据输出端与馈线400的数据输入端连接，微波系统200的数据输出端与微波天线500的数据输入端连接，可参见图6所示。

可选的，在本实用新型实施例公开的上述波形回放系统的基础上，还可以在基带系统中进一步增加USB接口40，如图5中所示，具体方案请参见前文中的描述。

另外，关于基带系统中存储器20、数模转换器30和串行接口1024的选型，请参见前文中的描述。

下面结合图6所示的波形回放系统的使用场景，对本实用新型公开的波形回放系统的工作过程进行说明。

波形回放系统上电，ZYNQ芯片10启动安装于SoC101的操作系统，例如Linux操作系统。

操作系统首先启动上电自检程序及硬件初始化程序，并控制存储器访问接口1023建立与存储器20之间的连接。这里具体是，控制4路SATA接口建立与4通道SATA存储阵列之间的连接。

在存储器访问接口1023建立与存储器20之间的连接后，初始化程序控制数据访问控制器1021进行初始化操作。

在数据访问控制器1021的初始化操作完成后，与远端的控制设备建立网络连接。

SoC101控制显示器300显示人机界面。操作人员在人机界面中选择待回放的回波数据，并启动回放操作。数据访问控制器1021从4通道SATA存储阵列中读取对应的回波数据文件。数据访问控制器1021读取到固定大小的回波数据后，将回波数据以DMA的方式写入到回波数据回放控制器1022。回波数据回放控制器1022根据预先设计的时序将回波数据通过串行接口1024发送到数模转换器30，经数模转换器30进行数模转换后，最终经过微波系统200的处理，经馈线或者微波天线输出，完成波形信号的回放过程。

本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。

对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本实用新型。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本实用新型的精神或范围的情况下，在其它实施例中实现。因此，本实用新型将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。

Claims

1.一种基带系统，其特征在于，包括：

存储器；

数模转换器；

2.根据权利要求1所述的基带系统，其特征在于，所述存储器为多通道存储阵列；所述FPGA模块上集成的存储器访问接口的数量与所述多通道存储阵列的通道数量一致。

3.根据权利要求1所述的基带系统，其特征在于，所述基带系统还包括USB接口，所述USB接口与所述片上系统SoC连接。

4.根据权利要求1所述的基带系统，其特征在于，所述串行接口为JESD204B接口。

5.根据权利要求1所述的基带系统，其特征在于，所述数模转换器为AD9164型数模转换器。

6.一种波形回放系统，包括基带系统及微波系统，其特征在于，所述基带系统为权利要求1至5中任一项所述的基带系统，所述基带系统的数模转换器的数据输出端与所述微波系统的数据输入端连接。

7.根据权利要求6所述的波形回放系统，其特征在于，还包括显示器；所述显示器的数据输入端与所述片上系统SoC连接。

8.根据权利要求6所述的波形回放系统，其特征在于，所述片上系统SoC还与控制设备连接。

9.根据权利要求6所述的波形回放系统，其特征在于，还包括馈线；所述微波系统的数据输出端与所述馈线的数据输入端连接。

10.根据权利要求6所述的波形回放系统，其特征在于，还包括微波天线；所述微波系统的数据输出端与所述微波天线的数据输入端连接。