CN210015177U - 一种合并单元测试装置 - Google Patents

Abstract

本实用新型公开了一种合并单元测试装置，包括用于进行测试数据处理的主板插件，用于进行数据收发处理的光口插件以及分别与主板插件和光口插件连接的电源插件，相比于现有技术中一体式结构的合并单元测试装置，本实用新型提供的合并单元测试装置将主板和光口设计为模块化形式，即主板插件包括第一FPGA芯片以及与第一FPGA芯片连接的ARM处理芯片，光口插件包括第二FPGA芯片以及与第二FPGA芯片连接的光口模块，且第一FPGA芯片与第二FPGA芯片连接，实现了对主板插件的测试数据处理功能与光口插件数据收发处理的任务进行分工，提高了合并单元测试装置对合并单元测试需求的应对能力及合并单元测试装置的整体运算能力和性能。

Description

一种合并单元测试装置

技术领域

本实用新型涉及柔性直流换流站技术领域，特别涉及一种合并单元测试装置。

背景技术

合并单元(Merging Unit，MU)，是指对一次互感器传输过来的电气量进行合并和同步处理，并将处理后的数字信号按照特定格式转发给间隔层设备使用的装置。合并单元在一定程度上实现了过程层数据的共享和数字化，它作为遵循IEC61850标准的数字化变电站间隔层、站控层设备的数据来源，作用十分重要。随着数字化变电站自动化技术的推广和工程建设，对合并单元的功能和性能要求越来越高，所需合并单元的数量也在成倍扩增。因而，对合并单元的测试任务愈发重要。

图1为一种现有技术中的合并单元测试装置的结构示意图。如图1所示，在现有技术中，合并单元测试装置为一体化结构，以包括FPGA芯片101和ARM处理芯片102的主板100为中心，连接多个光串口输入口103和多个光串口输出口104，还包括与主板100连接的用于连接计算机的电口105、电源模块106以及与主板100连接的对时模块107。将光串口输入口103和光串口输出口104与被测合并单元108连接后，应用该装置，通过模拟合并单元接收的数字报文信号发送至合并单元，并接收合并单元发送的数据报文信号，形成闭环测试，可判断被测合并单元108的转换精度和延时等特性，实现对智能变电站合并单元的现场测试。

然而，随着待测合并单元的数量增多，这种现有的合并单元测试装置出现了测试速度慢、不方便拓展接口等问题，测试效率较低。

如何对合并单元进行批量、快速的测试，提高合并单元测试装置的测试效率，是本领域技术人员需要解决的技术问题。

实用新型内容

本实用新型的目的是提供一种合并单元测试装置，具有较高的测试效率，用于对合并单元进行批量、快速的测试。

为了解决上述技术问题，本实用新型提供一种合并单元测试装置，包括用于进行测试数据处理的主板插件，用于对被测合并单元进行数据收发处理的光口插件以及分别与所述主板插件和所述光口插件连接的电源插件；

其中，所述主板插件包括第一FPGA芯片以及与所述第一FPGA芯片连接的ARM处理芯片，所述光口插件包括第二FPGA芯片以及与所述第二FPGA芯片连接的光口模块，所述第一FPGA芯片与所述第二FPGA芯片连接。

可选的，所述主板插件还包括与所述ARM处理芯片连接的无线通信模块。

可选的，所述无线通信模块具体为Wi-Fi通信模块或蓝牙通信模块或GPRS通信模块。

可选的，所述光口模块具体为光收发一体模块。

可选的，还包括分别与所述第一FPGA芯片和所述第二FPGA芯片连接的、用于同步所述第一FPGA芯片和所述第二FPGA芯片的时间的对时模块。

可选的，所述对时模块具体为光B码对时模块或GPS对时模块。

可选的，还包括与所述第一FPGA芯片连接的开关量输入输出模块。

可选的，还包括与所述第一FPGA芯片连接的触控屏。

可选的，所述光口插件的数量具体为多个。

可选的，还包括与所述第一FPGA芯片连接的用于指示各所述光口插件的连接情况的指示灯电路。

本实用新型提供的合并单元测试装置，包括用于进行测试数据处理的主板插件，用于进行数据收发处理的光口插件以及分别与主板插件和光口插件连接的电源插件，相比于现有技术中一体式结构的合并单元测试装置，本实用新型提供的合并单元测试装置将主板和光口设计为模块化形式，即主板插件包括第一FPGA芯片以及与第一FPGA芯片连接的ARM处理芯片，光口插件包括第二FPGA芯片以及与第二FPGA芯片连接的光口模块，且第一FPGA芯片与第二FPGA芯片连接，实现了对主板插件的测试数据处理功能与光口插件数据收发处理的任务进行分工，基于这种模块化设计，光口插件可以灵活配置或扩展，提高了合并单元测试装置对合并单元测试需求的应对能力，而光口插件采用独立的FPGA芯片，大大提高了合并单元测试装置的整体运算能力和性能。

附图说明

为了更清楚地说明本实用新型实施例，下面将对实施例中所需要使用的附图做简单的介绍，显而易见地，下面描述中的附图仅仅是本实用新型的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他附图。

图1为一种现有技术中的合并单元测试装置的结构示意图；

图2为本实用新型实施例提供的一种合并单元测试装置的结构示意图；

图3为本实用新型实施例提供的一种光发送模块的电路图；

图4为本实用新型实施例提供的一种光接收模块的电路图；

图5为本实用新型实施例提供的一种电源插件的电路图；

图6为本实用新型实施例提供的另一种合并单元测试装置的结构示意图；

图7为本实用新型实施例提供的一种无线通信模块的接口电路图。

具体实施方式

本实用新型的核心是提供一种合并单元测试装置，具有较高的测试效率，用于对合并单元进行批量、快速的测试。

下面将结合本实用新型实施例中的附图，对本实用新型实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本实用新型一部分实施例，而不是全部实施例。基于本实用新型中的实施例，本领域普通技术人员在没有付出创造性劳动的前提下，所获得的所有其他实施例，都属于本实用新型保护范围。

图2为本实用新型实施例提供的一种合并单元测试装置的结构示意图；图3为本实用新型实施例提供的一种光发送模块的电路图；图4为本实用新型实施例提供的一种光接收模块的电路图；图5为本实用新型实施例提供的一种电源插件的电路图。

如图2所示，本实用新型实施例提供的合并单元测试装置包括用于进行测试数据处理的主板插件200，用于对被测合并单元108进行数据收发处理的光口插件210以及分别与主板插件200和光口插件210连接的电源插件220；

其中，主板插件200包括第一FPGA芯片201以及与第一FPGA芯片201连接的ARM处理芯片202，光口插件210包括第二FPGA芯片211以及与第二FPGA芯片211连接的光口模块212，第一FPGA芯片201与第二FPGA芯片211连接。

在具体实施中，本实用新型实施例提供的合并单元测试装置的硬件采用模块化设计，分为主板插件200、光口插件210及电源插件220，光口插件210部分可灵活配置或扩展，即一个主板插件200所连接的光口插件210的数量可以为多个，用以提高合并单元测试装置对测试需求的应对能力，每个光口插件210采用独立的第二FPGA芯片211计算。

主机插件200是整机控制部分，用于进行测试数据处理；其中，ARM处理芯片202主要负责程序逻辑运算，将结果参数指令通过驱动程序下发给第一FPGA芯片201，或接收第一FPGA芯片201返回的数据进行闭环计算；第一FPGA芯片201进行点数计算，实现数据组包发送或接收报文分析并上传回ARM处理芯片202。

光口插件210用于对被测合并单元108进行数据收发处理，第二FPGA芯片211和第一FPGA芯片201共同承担数据计算，大大提高了合并单元测试装置整体的数据运算能力，提高了合并单元测试装置的性能。光口模块212具体可以采用光接收模块、光发送模块、光收发一体模块和光转发模块等。

其中，光发送模块的结构为输入一定码率的电信号经内部的驱动芯片处理后驱动半导体激光器(LD)或发光二极管(LED)发射出相应速率的调制光信号，其内部带有光功率自动控制电路，使输出的光信号功率保持稳定，连接方式如图3所示，在电源插件220提供的3.3V电源和地之间，并联有电容C11(10UF/10V)和电容C6(100NF)，同时3.3V电源经电阻R1(33Ω)连接光发送模块芯片的阳极端(ANODE)，光发送模块芯片的阴极端(CATHODE)为输出端子(TX1)。

光接收模块的结构为将一定码率的光信号输入模块后由光探测二极管转换为电信号，经前置放大器后输出相应码率的电信号，连接方式如图4所示，光接收模块芯片的VCC端经电抗LB9(600Ω/100MHz)后连接3.3V电源，在3.3V电源和地之间设有电容C49(10UF/10V/X5R)，VCC端与地之间还设有电容C37(100NF)，输入信号(RX1)经DO接口输入光接收模块芯片，光接收模块芯片的GND端接地。

光收发一体化模块可实现光电/电光变换，包括光功率控制、调制发送，信号探测、IV转换以及限幅放大判决再生功能，此外还有防伪信息查询、TX-disable等功能，可选的有SFP、SFF、SFP+、GBIC、XFP、1x9等。

光转发模块除了具有光电变换功能外，还集成了很多的信号处理功能，如MUX/DEMUX、CDR、功能控制、性能量采集及监控等功能，可以采用200/300pin、XENPAK、X2/XPAK等。

一个光口模块212可以包含8路光串口输出接口，用于模拟直流电压、直流电流、启动回路电流、上桥臂电流、下桥臂电流等输入至被测合并单元108的信号模拟传输；2路光串口输入接口，用于接收被测合并单元108发送的数字报文信号；8路硬开入，用于采集交流断路器和直流刀闸位置；8路开出量，主要用于保护动作出口、失灵出口、闭锁信号出口等。

现有技术中，一个FPGA芯片连接一个对时模块用于进行授时。在本实用新型实施例中，为了保证整个合并单元测试装置的时间同步，合并单元测试装置还包括分别与第一FPGA芯片201和第二FPGA芯片211连接的、用于同步第一FPGA芯片201和第二FPGA芯片211的时间的对时模块230。

在具体实施中，对时模块230具体可以采用为光B码对时模块或GPS对时模块。第一FPGA芯片201和第二FPGA芯片211连接，并发送时钟信号，使所有插件采用同一个时钟信号源。对时模块230接收光B码对时信号或GPS对时信号，并将时钟信号传送到第一FPGA芯片201，通过第一FPGA芯片201解析并标记，并将时钟信号传递给第二FPGA芯片211，使所有光口插件210依据同一时钟信号发送数据信号并进行等间隔分配，保证光口模块212的多个光串口发送的数字报文等间隔分配。

进一步的，合并单元测试装置还包括与第一FPGA芯片201连接的开关量输入输出模块240(BI/BO)。在第一FPGA芯片201中实现开关量输入和开关量输出的逻辑运算，并在开关量输入输出模块240中实施实际动作逻辑。

电源插件220负责为整个合并单元测试装置供电，通过背板为其他插件供电。电源插件220的设计可如图5所示，其输入端VIN经电感L1连接+12V直流电源，+12V直流电源与地之间设置电容CP1，其输出端VO+经电感L2输出+3.3V直流电源，且输出端分别经电容C2和电容C23接地。除提供+3.3V直流电源外，电源插件220还可以通过电阻等电路元件的设计输出+5V电源等，在此不再赘述。

合并单元测试装置的其他硬件设计可以参考现有技术，如设置于主板插件200连接的用于与计算机通信的电口106。

合并单元测试装置的软件设计和测试流程可以参考现有技术，不属于本申请的改进内容。具体说明如下：

合并单元测试装置采用数字式信号输出方式，电压电流采样为以数字报文格式发送，并具备数字报文接收接口，开关量(开入量、开出量)信号为数字报文开关量或硬接点开关量两种混合模式。如在柔性直流换流站中，合并单元测试装置采用纯数字电路，通过电以太网口方式与控制主机(PC)连接，通过软件控制，实现数字信号输出功能和数字信号采集功能。

合并单元测试装置通过模拟合并单元接收的数字报文信号，给合并单元通信，并接收合并单元装置发送的数字报文信号，形成闭环测试，可判断合并单元装置转换精度和延时等特性，实现对柔性直流换流站合并单元装置的现场测试。

本实用新型实施例提供的合并单元测试装置可以应用于对智能变电站或柔性直流换流站中的合并单元装置的测试中，具体针对变电站类型调整第一FPGA芯片201和第二FPGA芯片211中的协议类型即可。

本实用新型提供的合并单元测试装置，包括用于进行测试数据处理的主板插件，用于进行数据收发处理的光口插件以及分别与主板插件和光口插件连接的电源插件，相比于现有技术中一体式结构的合并单元测试装置，本实用新型提供的合并单元测试装置将主板和光口设计为模块化形式，即主板插件包括第一FPGA芯片以及与第一FPGA芯片连接的ARM处理芯片，光口插件包括第二FPGA芯片以及与第二FPGA芯片连接的光口模块，且第一FPGA芯片与第二FPGA芯片连接，实现了对主板插件的测试数据处理功能与光口插件数据收发处理的任务进行分工，基于这种模块化设计，光口插件可以灵活配置或扩展，提高了合并单元测试装置对合并单元测试需求的应对能力，而光口插件采用独立的FPGA芯片，大大提高了合并单元测试装置的整体运算能力和性能。

图6为本实用新型实施例提供的另一种合并单元测试装置的结构示意图；

图7为本实用新型实施例提供的一种无线通信模块的接口电路图。

如图6所示，在上述实施例的基础上，在另一实施例中，为实现远程控制，适应更广的应用场合，在合并单元测试装置中，主板插件还包括与ARM处理芯片202连接的无线通信模块601。

在具体实施中，无线通信模块601可以选用Wi-Fi通信模块或蓝牙通信模块或GPRS通信模块，用于与PC机或移动终端进行无线连接通信控制。

一种无线通信模块601的接口电路如图7所示，该无线通信模块601具体为Wi-Fi通信模块，连接3.3V电源，其WIFI连接信号WIFI_LINK经nLINK/GPIO8接口和nREADY/GPIO9接口分别接有光电二极管，其读接口PHY_RX+、PHY_RX-用于接收无线信号WIFI_TD_P、WIFI_TD_N的写入，其写接口PHY_TX+、PHY_TX-用于输出无线信号WIFI_RD_P、WIFI_RD_N。

在上述实施例的基础上，在另一实施例中，在一个主板插件200连接多个光口插件210时，合并单元测试装置还包括与第一FPGA芯片201连接的用于指示各光口插件210的连接情况的指示灯电路，指示灯电路可以采用LED指示灯，用不同颜色或标签对应不同光口插件210。

进一步的，合并单元测试装置还可以包括与第一FPGA芯片201连接的触控屏。

在具体实施中，触控屏可以采用LCD触控屏，用于显示测试数据和测试结果，以便测试人员查看。

以上对本实用新型所提供的合并单元测试装置进行了详细介绍。说明书中各个实施例采用递进的方式描述，每个实施例重点说明都是与其它实施例的不用之处，各个实施例之间相同相似部分互相参见即可。

应当指出，对于本技术领域的普通技术人员来说，在不脱离本实用新型原理的前提下，还可以对本实用新型进行若干改进和修饰，这些改进和修饰也落入本实用新型权利要求的保护范围内。

还需要说明的是，在本说明书中，诸如第一和第二之类的关系术语仅仅用来将一个实体或者操作与另一个实体或者操作区分开来，而不一定要求或者暗示这些实体或者操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何变体意在涵盖非排他性的包含，从而使得包括一系列的要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其它要素，或者还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。

Claims (10)

1.一种合并单元测试装置，其特征在于，包括用于进行测试数据处理的主板插件，用于对被测合并单元进行数据收发处理的光口插件以及分别与所述主板插件和所述光口插件连接的电源插件；

其中，所述主板插件包括第一FPGA芯片以及与所述第一FPGA芯片连接的ARM处理芯片，所述光口插件包括第二FPGA芯片以及与所述第二FPGA芯片连接的光口模块，所述第一FPGA芯片与所述第二FPGA芯片连接。

2.根据权利要求1所述的合并单元测试装置，其特征在于，所述主板插件还包括与所述ARM处理芯片连接的无线通信模块。

3.根据权利要求2所述的合并单元测试装置，其特征在于，所述无线通信模块具体为Wi-Fi通信模块或蓝牙通信模块或GPRS通信模块。

4.根据权利要求1所述的合并单元测试装置，其特征在于，所述光口模块具体为光收发一体模块。

5.根据权利要求1所述的合并单元测试装置，其特征在于，还包括分别与所述第一FPGA芯片和所述第二FPGA芯片连接的、用于同步所述第一FPGA芯片和所述第二FPGA芯片的时间的对时模块。

6.根据权利要求5所述的合并单元测试装置，其特征在于，所述对时模块具体为光B码对时模块或GPS对时模块。

7.根据权利要求1所述的合并单元测试装置，其特征在于，还包括与所述第一FPGA芯片连接的开关量输入输出模块。

8.根据权利要求1所述的合并单元测试装置，其特征在于，还包括与所述第一FPGA芯片连接的触控屏。

9.根据权利要求1所述的合并单元测试装置，其特征在于，所述光口插件的数量具体为多个。

10.根据权利要求9所述的合并单元测试装置，其特征在于，还包括与所述第一FPGA芯片连接的用于指示各所述光口插件的连接情况的指示灯电路。

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