CN209784845U - 一种芯片的低功耗待机结构 - Google Patents

Abstract

本实用新型公开了一种芯片的低功耗待机结构，通过复用芯片的调制接口，无需单独的待机使能接口，即可控制相应的芯片进入待机模式，外围器件少，应用简单；本实用新型芯片待机时，耗电的驱动模块处于掉电状态、功率管处于关断状态，从而可以实现超低功耗的待机。

Description

一种芯片的低功耗待机结构

技术领域

本实用新型涉及芯片设计技术领域，尤其涉及一种芯片的低功耗待机结构。

背景技术

随着能耗要求的提高，现在越来越多的电子产品都有低功耗待机的要求，可被添加到电子产品中以关闭其驱动模块，而不断开驱动模块主电源输入的低功耗待机电路的需求越来越高。低功耗待机电路仅使用非常小的外部电流(比通常对于外部继电器所需的要小)来操作断开功能，关断在驱动模块内部的一些或所有控制电路，从而实现低待机功率消耗。现有低功耗待机的实现方式一般分为系统级和芯片级，实现的基本原理为：通过接收待机的使能信号，经过处理后，再关闭驱动模块内部的大部分的耗电通路，从而实现低功耗待机。

在许多工业、商业或住宅照明系统中，利用低电流接口来关闭驱动模块实现系统的低功耗待机。通过使用低电流进行开关，可以避免磨损继电器的机构，同时可以使用比常规待机电压电路更少的功率。

系统级低功耗待机的实现方式的缺点是，待机使能信号需要通过增加外围电路和低电压电源以保持激活，应用的成本较高，且其在驱动模块的关断状态期间功耗仍然较高。现有的大部分芯片级低功耗待机的实现方式由于需要独立的待机使能信号，增加了应用的复杂度，且待机时的功耗仍然较高。

因此，如何实现采用较少的器件且无需单独的待机使能信号接口，即可控制驱动模块进入待机模式，实现超低功耗的待机，成为芯片低功耗待机发展亟待解决的技术问题。

实用新型内容

本实用新型的目的在于，针对现有技术中存在的技术问题，提供一种芯片的低功耗待机的实现方法及其结构，通过复用芯片的调制接口，无需单独的待机使能接口，即可控制相应的芯片的驱动模块进入待机模式，且可以实现超低功耗的待机。

为实现上述目的，本实用新型提供了一种芯片的低功耗待机结构，所述芯片应用于控制电源转换装置为负载供电；所述芯片具有接收芯片外部输入的调制信号的一调制接口、与外部电能耦接并为所述芯片内部供电的一电源接口以及控制所述电源转换装置的输出的一驱动模块；所述芯片还包括：与所述电源接口耦接的一第一供电电源，所述第一供电电源用于为所述驱动模块供电；所述驱动模块的输入端与所述调制接口耦接，以通过所述调制接口接收所述调制信号，所述驱动模块的输出端控制所述电源转换装置中的功率管，从而控制所述电源转换装置的输出；所述芯片还包括：一待机模式模块，所述待机模式模块与所述调制接口耦接，以复用所述调制接口接收芯片外部输入的待机/唤醒信号，所述待机模式模块进一步与所述驱动模块耦接；所述待机模式模块根据所述待机/唤醒信号，控制所述驱动模块掉电及控制所述功率管关断，或控制所述驱动模块上电及控制所述功率管开启，实现所述芯片待机时的低功耗；在芯片正常工作状态时，所述第一供电电源为所述驱动模块供电，所述驱动模块根据所述调制信号控制所述功率管，从而调制所述电源转换装置的输出的电学参量。

本实用新型的优点在于：本实用新型芯片待机/唤醒信号的输入通过复用调控接口实现，无需单独的待机使能接口，外围器件少，应用简单；本实用新型芯片待机时，耗电的驱动模块处于掉电状态、功率管处于关断状态，从而可以实现超低功耗的待机。且本实用新型可以应用于开关型电源典型的非隔离降压(buck)拓扑结构、非隔离升压(boost)拓扑结构、隔离反激式(Flyback)拓扑结构、非隔离升降压(buck_boost)拓扑结构等的驱动芯片中，也可以应用于线性电源的驱动芯片中，实现电源驱动芯片的低功耗待机。

附图说明

为了更清楚地说明本实用新型实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本实用新型的一些实施例，对于本领域技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它的附图。

图1，本实用新型芯片的低功耗待机结构第一实施方式的架构示意图；

图2A，本实用新型待机模式模块一实施方式的架构示意图；

图2B，本实用新型待机控制单元一实施方式的架构示意图；

图3，本实用新型芯片的低功耗待机结构第二实施方式的架构示意图；

图4，本实用新型芯片的低功耗待机结构第三实施方式的架构示意图；

图5，本实用新型电源控制开关单元一实施例的电路示意图。

具体实施方式

下面将结合附图，对本实用新型实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅仅是本实用新型一部分实施例，而不是全部的实施例。基于本实用新型中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其它实施例，都属于本实用新型保护的范围。本实用新型的说明书和权利要求书以及附图中的术语“第一”、“第二”、“第三”等(如果存在)是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应当理解，这样描述的对象在适当情况下可以互换。此外，术语“包括”和“具有”以及它们的任何变形，意图在于覆盖不排它的包含。

本实用新型提供了一种芯片的低功耗待机结构，所述芯片应用于控制电源转换装置为负载供电，所述芯片具有接收芯片外部输入的调制信号的一调制接口、与外部电能耦接并为所述芯片内部供电的一电源接口以及控制所述电源转换装置的输出的一驱动模块；通过配置所述驱动模块的输入端与所述调制接口耦接，从而通过所述调制接口接收所述调制信号，并配置所述驱动模块的输出端控制所述电源转换装置中的功率管，从而控制所述电源转换装置的输出；所述芯片内配置一待机模式模块，并使所述待机模式模块与所述调制接口耦接，以复用所述调制接口接收芯片外部输入的待机/唤醒信号，并配置所述待机模式模块与所述驱动模块耦接；所述芯片内配置与所述电源接口耦接的一第一供电电源为所述驱动模块供电；所述待机模式模块根据所述待机/唤醒信号，控制所述驱动模块掉电及控制所述功率管关断，或控制所述驱动模块上电及控制所述功率管开启，从而实现所述芯片待机时的低功耗；在芯片正常工作状态时，所述第一供电电源为所述驱动模块供电，所述驱动模块根据所述调制信号控制所述功率管，从而调制所述电源转换装置的输出的电学参量。本实用新型通过复用所述芯片的调制接口，在所述调制接口输入调制信号时，所述驱动模块正常工作；在所述调制接口输入待机/唤醒信号时，所述待机模式模块根据所述待机/唤醒信号，控制所述驱动模块掉电或上电。所述掉电指由于断电、失电、或电的质量达不到要求而导致用电设备或电路不能正常工作。

本实用新型芯片待机/唤醒信号的输入通过复用调制接口实现，无需单独的待机使能接口，外围器件少，应用简单；本实用新型芯片待机时，耗电的驱动模块处于掉电状态、功率管处于关断状态，从而可以实现芯片自身的超低功耗待机。且本实用新型可以应用于开关型电源典型的非隔离降压(buck)拓扑结构、非隔离升压(boost)拓扑结构、隔离反激式(Flyback)拓扑结构、非隔离升降压(buck_boost)拓扑结构等的驱动芯片中，也可以应用于线性电源的驱动芯片中，实现电源驱动芯片的低功耗待机；以及可以应用于电机芯片中，实现电机芯片的低功耗待机。

请一并参阅图1-图2A-2B，其中，图1为本实用新型芯片的低功耗待机结构第一实施方式的架构示意图，图2A为本实用新型待机模式模块一实施方式的架构示意图，图2B为本实用新型待机控制单元一实施方式的架构示意图。

如图1所示，所述芯片11应用于控制电源转换装置18为负载19供电；所述芯片11具有接收芯片外部输入的输入信号的一调制接口Dim、与外部电能17耦接并为所述芯片11内部供电的一电源接口HV、控制所述电源转换装置18的输出的一驱动模块111、与所述电源接口HV耦接并为所述驱动模块111供电的一第一供电电源VCC1以及实现低功耗待机的一待机模式模块112。

所述外部电能17可以通过所述芯片11的电源接口HV接入所述芯片11内，从而为整个芯片供电。

具体的，所述调制接口Dim接收的输入信号包括调制所述电源转换装置18的输出的电学参量的调制信号，以及控制所述芯片进入待机模式待机信号/或唤醒所述芯片的唤醒信号，即复用所述调制接口Dim接收芯片外部输入的调制信号以及待机/唤醒信号。其中，所述待机信号的值小于所述调制信号的最小值。在此，调制信号的最小值应理解为调制信号低于一定值时使得电源转换装置(满载)输出为0％时所对应的值。在一些实施例中调制信号在一小段区间变化，例如0～320mv使得电源转换装置输出均维持在0％，那么此调制信号的最小值即应理解为320mv。那么待机信号的值应小于320mv。

具体的，所述驱动模块111的输入端与所述调制接口Dim耦接，以通过所述调制接口Dim接收所述调制信号，所述驱动模块111的输出端控制所述电源转换装置18中的功率管M0，从而控制所述电源转换装置18的输出。在所述驱动模块111正常工作时，所述第一供电电源VCC1为所述驱动模块111供电；所述驱动模块111根据所述调制接口Dim输入的所述调制信号控制所述电源转换装置18中的功率管M0，从而调制所述电源转换装置18的输出的电学参量。通过调制所述功率管M0的电流值从而调制所述电源转换装置18的输出的电学参量的调制方式可参考现有调制技术，此处不再赘述。

作为可选的实施方式中，所述功率管M0可以与所述芯片11被封装在同一封装结构10内，并受控于所述驱动模块111。所述驱动模块111通过控制所述功率管M0，进而调制所述电源转换装置18的输出的电学参量。通过将所述芯片11与所述功率管M0封装在同一封装结构10内，封装结构10外部无需再单独设置功率管，可以简化采用该封装结构10的系统的外围电路设计，节省成本。

具体的，所述待机模式模块112与所述调制接口Dim耦接，以复用所述调制接口接收芯片外部输入的待机/唤醒信号，同时所述待机模式模块112与所述驱动模块111耦接。所述待机模式模块112接收所述待机/唤醒信号，根据所述待机/唤醒信号中的一待机信号，控制所述驱动模块111掉电及控制所述功率管M0关断，或根据所述待机/唤醒信号中的一唤醒信号，控制所述驱动模块111上电及控制所述功率管M0开启，从而实现芯片待机时的低功耗。

进一步的实施方式中，所述芯片11还包括与所述电源接口HV耦接的一第二供电电源VCC2。所述第二供电电源VCC2用于为所述待机模式模块112供电，其中，所述第二供电电源VCC2独立于所述第一供电电源VCC1。即所述第二供电电源VCC2与所述第一供电电源VCC1并行且相互独立，确保所述待机模式模块112始终处于上电状态。且所述第二供电电源VCC2提供的电流远远小于所述第一供电电源VCC1为芯片内其它组件提供的电流，即所述待机模式模块112的供电通路的功耗远远小于所述驱动模块111的供电通路的功耗。所述待机模式模块112始终处于上电状态，可以在实现低功耗的同时确保可以根据所述调制接口Dim输入的一唤醒信号，唤醒所述芯片11进入正常工作状态。在其它实施方式中，所述第二供电电源VCC2也可以耦接至所述第一供电电源VCC1，通过对所述第一供电电源VCC1提供的大电流进行处理，获取小电流为所述待机模式模块112供电，为所述待机模式模块112供电的电流远远小于所述第一供电电源VCC1为芯片内其它组件提供的电流，从而实现低功耗待机。

如图2A所示，在本实施方式中，所述待机模式模块112包括一比较单元21、一待机控制单元22和一逻辑输出单元23。所述比较单元21通过所述调制接口Dim接收一输入信号Dim_in，并将所述输入信号Dim_in与一参考信号Vref-lp进行比较，输出一比较结果Cmp-out；所述待机控制单元22对所述比较结果Cmp-out进行处理，以输出一待机信号set或输出一唤醒信号reset；所述逻辑输出单元23对所述待机控制单元22输出的信号进行逻辑运算并输出一待机/唤醒信号Standby，以根据所述待机/唤醒信号Standby中的待机信号set(例如Standby＝1)控制所述驱动模块111掉电及控制功率管M0关断，或根据所述待机/唤醒信号Standby中的唤醒信号reset(例如Standby＝0)控制所述驱动模块111上电及控制所述功率管M0开启，从而实现芯片待机时的低功耗。由于系统进入正常工作和进入待机状态时输入信号Dim_in的电压范围不同，所述待机信号的值小于所述调制信号的最小值，从而可以复用所述调制接口Dim。所述比较单元21可以是比较器，也可以是施密特或者反相器等。

为实现待机/唤醒信号复用调制接口的功能，需使待机信号区分于正常的调制信号，若调制信号对应为PWM信号，参考信号Vref-lp需小于正常调制信号让电源转换装置输出为满载的0％时对应的最大值，这样整个芯片在接收待机信号时可以进入待机模式；而作为唤醒信号时，参考信号Vref-lp可大于正常调制信号让电源转换装置输出为0％时对应的最大值。因此，在以上实施例中，比较单元21可以为一迟滞比较器，或者对应于待机信号和唤醒型号时参考信号Vref-lp可分别采用不同值。若对应调制信号为模拟信号，为使待机信号区分于正常的调制信号，参考信号Vref-lp需小于正常调制信号让电源转换装置输出为满载的0％时对应的最大值，这样整个芯片在接收待机信号时可以进入待机模式。

进一步的实施方式中，所述驱动模块111内部还包括一逻辑单元28以及一驱动控制单元(driver)29；将所述待机模式模块112根据从所述调制接口Dim接收的输入信号处理后经所述逻辑输出单元23输出的待机/唤醒信号Standby，与所述驱动模块111根据从所述调制接口Dim接收的输入信号处理后输出的调制信号Dim_out，通过所述逻辑单元28进行逻辑运算后，输入至所述驱动控制单元29以驱动所述功率管M0。通过加入控制逻辑，从而使对所述功率管M0的控制更加稳定和可靠。

如图2B所示，所述待机控制单元22包括待机处理通道221和唤醒处理通道222。所述待机处理通道221接收所述比较单元21输出的比较结果进行处理后，输出待机信号set；所述唤醒处理通道222接收所述比较单元21输出的比较结果进行处理后，输出唤醒信号reset。

其中，所述唤醒处理通道222为可选组件(图中以虚线示意)，用于提高抗干扰性能。当未设置所述唤醒处理通道222时，所述比较单元21输出的比较结果Cmp-out为某一电平时，可以直接作为唤醒信号reset；例如高电平的比较结果Cmp-out可以直接作为唤醒信号reset。

进一步的实施方式中，所述待机控制单元22的所述待机处理通道221上包括一待机延时单元2211，所述待机延时单元2211的输入端与所述比较单元21的输出端耦接，所述待机延时单元2211的输出耦接至所述逻辑输出单元23。具体的，所述待机延时单元2211可以对所述比较结果进行反相处理并进行上升沿延时一延时阈值后，输出待机信号set至所述逻辑输出单元23；或所述待机延时单元2211可以对所述比较结果进行下降沿延时一延时阈值并进行反相处理后，输出待机信号set至所述逻辑输出单元23。优选的，所述延时阈值大于用于调制所述电源转换装置18的输出的电学参量的调制信号的周期，从而可以很好的兼容采用PWM信号或者采用模拟信号作为调制信号的调控输入。

进一步的实施方式中，所述待机控制单元22的所述唤醒处理通道222上包括一唤醒延时单元2221和一唤醒逻辑单元2222；所述唤醒延时单元2221的输入端与所述比较单元21的输出端耦接，所述唤醒延时单元2221的输出耦接至所述唤醒逻辑单元2222的输入端，所述唤醒逻辑单元2222的输出端与所述逻辑输出单元23耦接。具体的，所述唤醒延时单元2221可以对所述比较结果进行延时处理后，输出至所述唤醒逻辑单元2222进行逻辑运算(例如反相处理)，输出唤醒信号reset至所述逻辑输出单元23。例如对于调制接口Dim输入的脉冲大于某一阈值(例如28微秒)的输入信号，通过比较单元21比较获取的比较结果，可以直接通过延时以及逻辑运算输出唤醒信号reset。

进一步的实施方式中，所述待机控制单元22的所述唤醒处理通道222上还包括一脉冲唤醒单元2223，所述脉冲唤醒单元2223的输入端与所述比较单元21的输出端耦接，所述脉冲唤醒单元2223的输出端耦接至所述唤醒逻辑单元2222。具体的，所述脉冲唤醒单元2223可以对所述比较结果进行脉冲计数，并将计数结果输出至所述唤醒逻辑单元2222；所述脉冲唤醒单元2223可以对所述比较结果进行脉冲计数后进行锁存，并将锁存的计数结果输出至所述唤醒逻辑单元2222。所述唤醒逻辑单元2222可以对所述唤醒延时单元2221输出的信号以及所述脉冲唤醒单元2223输出的信号进行逻辑运算(例如先进行逻辑或运算后再进行反相处理)后输出唤醒信号reset。例如对于调制接口Dim输入的脉冲小于某一阈值(例如28微秒)的输入信号，通过比较单元21比较获取的比较结果，可以通过脉冲计数以及逻辑运算输出唤醒信号reset。

进一步的实施方式中，所述待机控制单元22的所述唤醒处理通道222上还包括一脉冲唤醒复位单元2224，所述脉冲复位单元2224耦接在所述待机处理通道221与所述脉冲唤醒单元2223之间，用于在待机处理通道221输出待机信号set时，复位所述脉冲唤醒单元2223。具体的，所述脉冲复位单元2224可以采用单脉冲复位方式，以根据待机信号set复位所述脉冲唤醒单元2223。

具体的，以PWM调光信号为调制信号为例对本实用新型发低功耗工作原理进行说明。

当所述第一供电电源VCC1上电后，将所述输入信号Dim_in与所述参考信号Vref-lp进行比较：当Dim_in>Vref-lp时，比较结果Cmp-out为高电平，唤醒处理通道222工作，所述待机模式模块112输出一唤醒信号reset(例如Standby＝0)；此时驱动模块111所在的大电流通路导通，功率管M0栅极受PWM调光信号调制，芯片正常工作。

当Dim_in<Vref-lp时，Cmp-out为低电平，待机处理通道221工作，如果Cmp-out维持时间少于一延时阈值Tdelay，那么Standby＝0；如果Cmp-out维持时间大于Tdelay，那么所述待机模式模块112输出一待机信号set(例如Standby＝1)，此时驱动模块111所在的大电流通路关闭，功率管M0栅极电位被以降低后关闭，此时芯片耗电只剩下所述待机模式模块112所在的小电流通路，耗电极小，从而实现低功耗待机。需要说明的是，延时阈值Tdelay必须大于Dim_in的周期，这样就可以兼容Dim_in输入PWM信号，使得本实用新型可以适用于PWM信号或者模拟信号的输入信号Dim_in。

本实用新型所述的比较单元21、待机控制单元22以及逻辑输出单元23可以由包括逻辑器件的电路组成。具体的，逻辑器件包括但不限于：模拟逻辑器件和数字逻辑器件。其中，模拟逻辑器件用于处理模拟电信号的器件，其包括但不限于：比较器、施密特、反相器、与门、或门等一个或者多个逻辑器件的组合；数字逻辑器件用于处理由脉冲信号表示数字信号的器件，其包括但不限于：触发器、门电路、锁存器、选择器等一个或者多个逻辑器件的组合。

请参阅图3，本实用新型芯片的低功耗待机结构第二实施方式的架构示意图。与图1所示实施方式的不同之处在于，在本实施方式中，所述驱动模块111包括至少一驱动子模块301，所述芯片11还包括至少一电源控制开关31，所述电源控制开关31耦接于所述驱动子模块301与所述第一供电电源VCC1之间，并受控于所述待机模式模块112。所述待机模式模块112根据所述待机/唤醒信号中的待机信号控制所述电源控制开关31的断开，以控制相应驱动子模块301掉电；根据所述待机/唤醒信号中的唤醒信号控制所述电源控制开关31的闭合，以控制相应驱动子模块301上电。也即本实用新型提供的低功耗待机结构可以分别控制驱动模块内各耗电单元掉电或上电，从而实现低功耗待机的灵活控制。

本实施方式中示意出两个驱动子模块301以及对应的两个电源控制开关31，从而根据相应的待机/唤醒信号控制相应驱动子模块301掉电或上电。需要说明的是，驱动子模块301的数量可以为1个、2个或2个以上；电源控制开关31的数量可以与驱动子模块301的数量相同，也可以少于驱动子模块301的数量(即部分驱动子模块301在低功耗模式时仍处于带电的工作状态)，本实用新型对驱动子模块301的数量，以及其与电源控制开关31的对应不作限制。所述电源控制开关31可以由MOS管、三极管、晶闸管中的一个或者多个组成。

请一并参阅图4-图5，其中，图4为本实用新型芯片的低功耗待机结构第三实施方式的架构示意图，图5为本实用新型电源控制开关单元一实施例的电路示意图。

如图4所示，与图1所示实施方式的不同之处在于，在本实施方式中，所述芯片11还包括一电源控制开关单元41，所述电源控制开关单元41耦接于所述第一供电电源VCC1与所述电源接口HV之间，并受控于所述待机模式模块112；所述待机模式模块112根据所述待机/唤醒信号控制所述电源控制开关单元41，以控制所述第一供电电源VCC1与所述电源接口HV断开连接以停止为所述驱动模块111供电，从而控制所述驱动模块111掉电及控制所述功率管M0关断；或控制所述第一供电电源VCC1接入所述电源接口HV以为所述驱动模块111供电，从而控制所述驱动模块112上电及控制所述功率管M0开启。也即本实用新型提供的低功耗待机结构可以从所述第一供电电源VCC1的输入端处直接断开对驱动模块111的供电输出，使得待机时驱动模块111所在支路无电流通过(包括所述第一供电电源VCC1本身的电流也被关断)，从而减少待机时芯片的功耗。同时由于所述功率管M0关断，并在芯片被唤醒前维持关断状态，从而最大限度减少待机时芯片的功耗，实现超低功耗待机。

如图5所示，所述芯片11内部包括至少一与所述第一供电电源VCC1耦接的电容Cvcc，所述电源控制开关单元41包括一受控于所述待机模式模块112的受控放电支路411；在所述待机模式模块112输出待机信号set时，所述受控放电支路411受控于所述待机信号set而接入并与所述电容Cvcc构成受控放电回路，进而使得所述电容放电以降低所述第一供电电源VCC1的电位，从而控制所述驱动模块111掉电。

进一步的实施例中，所述受控放电支路411为一第一MOS管M1，第一MOS管M1的栅极受控于所述待机模式模块112，其漏极连接至所述第一供电电源VCC1，其源极接地；所述电容Cvcc的第一端连接至所述第一供电电源VCC1，其第二端接地。当所述待机模式模块112输出待机信号set时(例如Standby＝1)，第一MOS管M1导通，为电容Cvcc提供受控放电回路，进而使得所述电容放电以降低所述第一供电电源VCC1电位，从而控制所述驱动模块111掉电。

如图5所示，所述芯片还包含一耦接于所述电源接口HV和所述第一供电电源VCC1之间的调整管M10；所述电源控制开关单元41包括至少一开关控制支路412，所述开关控制支路412的输入端受控于所述待机模式模块112，其输出端控制所述调整管M10；在所述待机模式模块112输出待机信号set时，所述开关控制支路412控制所述调整管M10，以降低所述第一供电电源VCC1的电位。所述调整管M10可选用防倒流管。在高PF应用中，电源接口HV提供的电压会出现小于第一供电电源VCC1的电压情况，此种应用一般第一供电电源VCC1需要增加一个电容来储电，以在电源接口HV提供的电压低于第一供电电源VCC1的电压时，由电容给芯片供电，但同时常规的晶体管的体二极管会导通，导致电容上的电流倒灌至更低电位的电源接口HV端，第一供电电源VCC1的供电会出现不足，而采用防倒流管可以防止电流倒灌。

进一步的实施例中，所述开关控制支路412包括一第二MOS管M2，第二MOS管M2的栅极受控于所述待机模式模块112，其漏极连接至所述调整管M10的栅极，其源极接地。当所述待机模式模块112输出待机信号set时(例如Standby＝1)，第二MOS管M2导通，进而拉低所述调整管M10的栅极电位控制所述调整管M10关断，以降低所述第一供电电源VCC1的电位。

优选地，所述开关控制支路412包括至少一电阻和一开关，所述电阻和所述开关串联连接，所述电阻和所述开关的共接点为所述开关控制支路412的输出端，所述开关的控制端为所述开关控制支路412的输入端且受控于所述待机模式模块112。所述电阻采用大阻抗小电流(例如大于预设阻抗且小于预设电流)形式电阻，从而降低开关控制支路412的电流，进而降低功耗。

进一步的实施例中，所述开关控制支路412包括串联连接的电阻Rvs和第二MOS管M2；电阻Rvs的第一端连接至所述功率管M0的漏极，其第二端连接至第二MOS管M2的漏极，同时连接至所述调整管M10的栅极；第二MOS管M2的栅极受控于所述待机模式模块112，其源极接地；所述调整管M10的漏极进一步接收所述电源接口HV提供的高压启动电压VS-JFET。当所述待机模式模块112输出待机信号set时(例如Standby＝1)，第二MOS管M2导通，进而拉低所述调整管M10的栅极电位控制所述调整管M10关断。所述电阻Rvs采用大阻抗小电流形式电阻，从而降低开关控制支路412的电流，进而降低功耗。

具体的，所述外部电能17可以通过所述芯片11的电源接口HV接入所述芯片11内，并通过一超高压结型场效应晶体管M_UHV为所述芯片11提供高压启动电压VS-JFET。

进一步的实施例中，所述芯片11还包括一待机电压产生电路51，所述待机电压产生电路51耦接至所述电源接口HV，接收所述高压启动电压VS-JFET，生成一独立于所述第一供电电源VCC1的第二供电电源VCC2为所述待机模式模块112供电，确保所述待机模式模块112始终处于上电状态。其中，所述待机电压产生电路51本身低功耗，且其提供的所述所述第二供电电源VCC2提供的电流远远小于所述第一供电电源VCC1为芯片内其它组件提供的电流，即所述待机模式模块112的供电通路的功耗远远小于所述驱动模块111的供电通路的功耗。

本实用新型芯片待机/唤醒信号的输入通过复用调控接口实现，无需单独的待机使能接口；本实用新型芯片待机时，耗电的驱动模块处于掉电状态、功率管处于关断状态，从而可以实现超低功耗的待机。

以上所述仅是本实用新型的优选实施方式，应当指出，对于本技术领域的普通技术人员，在不脱离本实用新型原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本实用新型的保护范围。

Claims (10)

1.一种芯片的低功耗待机结构，所述芯片应用于控制电源转换装置为负载供电；所述芯片具有接收芯片外部输入的调制信号的一调制接口、与外部电能耦接并为所述芯片内部供电的一电源接口以及控制所述电源转换装置的输出的一驱动模块；其特征在于，

所述芯片还包括：与所述电源接口耦接的一第一供电电源，所述第一供电电源用于为所述驱动模块供电；

所述驱动模块的输入端与所述调制接口耦接，接收所述调制信号，所述驱动模块基于所述调制信号控制所述电源转换装置中的功率管，而控制所述电源转换装置的输出；

所述芯片还包括：一待机模式模块，所述待机模式模块与所述调制接口耦接，以复用所述调制接口接收芯片外部输入的待机/唤醒信号，所述待机模式模块进一步与所述驱动模块耦接；

所述待机模式模块根据所述待机/唤醒信号，控制所述驱动模块掉电及控制所述功率管关断，或控制所述驱动模块上电及控制所述功率管开启。

2.根据权利要求1所述的结构，其特征在于，所述芯片与所述功率管被封装在同一塑封体内。

3.根据权利要求1所述的结构，其特征在于，所述芯片还包括与所述电源接口耦接的一第二供电电源，所述第二供电电源用于为所述待机模式模块供电，其中，所述第二供电电源独立于所述第一供电电源。

4.根据权利要求1所述的结构，其特征在于，所述驱动模块包括至少一驱动子模块，所述芯片还包括至少一电源控制开关，所述电源控制开关耦接于所述驱动子模块与所述第一供电电源之间，并受控于所述待机模式模块；所述待机模式模块根据所述待机/唤醒信号控制所述电源控制开关的断开，以控制相应驱动子模块掉电，或控制所述电源控制开关的闭合，以控制相应驱动子模块上电。

5.根据权利要求1所述的结构，其特征在于，所述芯片还包括一电源控制开关单元，所述电源控制开关单元耦接于所述第一供电电源与所述电源接口之间，并受控于所述待机模式模块；所述待机模式模块根据所述待机/唤醒信号控制所述电源控制开关单元，以控制所述第一供电电源的电位。

6.根据权利要求5所述的结构，其特征在于，所述芯片还包括至少一与所述第一供电电源耦接的电容，所述电源控制开关单元包括一受控于所述待机模式模块的受控放电支路；在所述待机模式模块输出待机信号时，所述受控放电支路受控于所述待机信号而接入并与所述电容构成受控放电回路，使得所述电容放电以降低所述第一供电电源的电位。

7.根据权利要求5所述的结构，其特征在于，所述芯片还包含一耦接于所述电源接口和所述第一供电电源之间的调整管，所述电源控制开关单元包括至少一开关控制支路，所述开关控制支路的输入端受控于所述待机模式模块，所述开关控制支路的输出端控制所述调整管；在所述待机模式模块输出待机信号时，所述开关控制支路控制所述调整管，以降低所述第一供电电源的电位。

8.根据权利要求7所述的结构，其特征在于，所述开关控制支路包括至少一电阻和一开关，所述电阻和所述开关串联连接，所述电阻和所述开关的共接点为所述开关控制支路的输出端，所述开关的控制端为所述开关控制支路的输入端且受控于所述待机模式模块。

9.根据权利要求1所述的结构，其特征在于，所述待机模式模块包括一比较单元、一待机控制单元和一逻辑输出单元；

所述比较单元通过所述调制接口接收一输入信号，并将所述输入信号与一参考信号进行比较，输出一比较结果；

所述待机控制单元对所述比较结果进行处理，以输出一待机信号或输出一唤醒信号；

所述逻辑输出单元对所述待机控制单元输出的信号进行逻辑运算并输出一待机/唤醒信号，以根据所述待机/唤醒信号中的待机信号控制所述驱动模块掉电，进而控制所述功率管关断；或

根据所述待机/唤醒信号中的唤醒信号控制所述驱动模块上电，进而控制所述功率管开启。

10.根据权利要求1所述的结构，其特征在于，所述调制接口接收的待机信号的值小于所述调制接口接收的调制信号的最小值。