CN209731193U - 快速门编码器信号抗干扰电路 - Google Patents
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Abstract
本实用新型提供一种快速门编码器信号抗干扰电路，包括：加入在编码器供电电源处的第一过滤电路、加入在编码器信号输出处的第二过滤电路及加入在编码器信号线缆输出尾端的第三过滤电路，第一过滤电路包括设置在降压芯片的输入端接地的两个电容和设置在降压芯片的输出端接地的两个去耦电容；第二过滤电路包括设置在编码器的信号输出线路上接地的去耦电容；第三过滤电路包括设置在编码器信号输出线路尾端接地的去耦电容。本实用新型对电源部分的高频干扰做滤除、对编码输出输出信号的高频干扰做一次滤除、在信号线尾端对传输过程中受到的高频干扰做二次滤除，以达到改善编码器受干扰能力的目的。
Description
技术领域
本实用新型属于编码器技术领域，更为具体地，涉及一种快速门编码器信号抗干扰电路。
背景技术
目前快速门行业实现自动控制均需要配备编码器部件，其中光电式旋转编码器（以下简称 “编码器”）是最为经济的选择，实际工作现场编码器需要和交流电机配合使用，由于编码器是精密敏感部件，信号传输途中多易收到电机线的高频电磁干扰，上位机接收到受干扰的信号会做出误判断指令输出，这样使快速门系统就会发生工作不正常。且一般编码器厂家指导使用说明书上都备注编码器线缆需单独走线，避开电机线缆，且多由于安装空间限制、节省材料成本要求等将编码器线缆与电机线缆平行地放置在同一个线槽中，所以编码器信号一定会收到干扰。
实用新型内容
鉴于上述问题，本实用新型的目的是提供一种快速门编码器信号抗干扰电路，包括：加入在编码器供电电源处的第一过滤电路、加入在编码器信号输出处的第二过滤电路及加入在编码器信号线缆输出尾端的第三过滤电路；其中，第一过滤电路包括78M05降压芯片、第一去耦电容、第二去耦电容、第三去耦电容和第四去耦电容，78M05降压芯片的Vin引脚接入外部电源的正极，78M05降压芯片的Vout引脚接入编码器的内部电源，78M05降压芯片的GND引脚接入外部电源的负极，第一去耦电容与第二去耦电容的两端分别接入外部电源的正极和负极，第三去耦电容与第四去耦电容的两端分别接入外部电源的负极与编码器的内部电源；第二过滤电路包括保险丝、上拉电阻、第五去耦电容、第一二极管、第二二极管、第一三极管、第二三极管和第三三极管，第一三极管和第二三极管为NPN型，第三三极管为PNP型，第一三极管的基极接入光电模块的信号输出引脚，第一三极管的发射极接地，第一三极管的集电极接入上拉电阻的一端，上拉电阻的另一端接入外部电源的正极，第二三极管的集电极接入外部电源的正极，第二三极管的发射极接入第三三极管的发射极，第三三极管的集电极接地，第三三极管的基极与第二三极管的基极相连后，共同接入在上拉电阻与第一三极管的集电极之间，保险丝的一端接入在第二三极管的发射极与第三三极管的发射极之间，保险丝的另一端接入编码器信号线缆的出线端，第一二极管的正极接入外部电源的正极，第一二极管的负极接入在编码器信号线缆的出线端，编码器信号线缆的输出尾端接入上位机，第二二极管的正极接地，第二二极管的负极接入在编码器信号线缆的出线端，第五去耦电容的一端接地，另一端接入在编码器信号线缆的出线端且位于第一二极管、第二二极管之前；第三过滤电路包括第六去耦电容，第六去耦电容的一端接入在编码器信号线缆的输出尾端，第六去耦电容的另一端接地。
利用上述本实用新型的快速门编码器信号抗干扰电路，从编码器源头供电电源处、编码器信号输出处、编码器信号线缆输出尾端均加入抗干扰的过滤电路，实现对电源部分的高频干扰做滤除、对编码输出输出信号的高频干扰做一次滤除、在信号线尾端对传输过程中受到的高频干扰做二次滤除，以达到改善编码器受干扰能力的目的。
附图说明
通过参考以下结合附图的说明及权利要求书的内容，并且随着对本实用新型的更全面理解，本实用新型的其它目的及结果将更加明白及易于理解。在附图中：
图1为根据本实用新型实施例的第一过滤电路的电路结构图；
图2为根据本实用新型实施例的第二过滤电路的电路结构图；
图3为根据本实用新型实施例的第三过滤电路的电路结构图。
其中的附图标记包括：第一去耦电容C1、第二去耦电容C3、第三去耦电容C3、第四去耦电容C4、第五去耦电容C5、第六去耦电容C6、第一二极管D1、第二二极管D2、第一三极管Q1、第二三极管Q2、第三三极管Q3、保险丝F1、上拉电阻R1。
在所有附图中相同的标号指示相似或相应的特征或功能。
具体实施方式
以下将结合附图对本实用新型的具体实施例进行详细描述。
本实用新型提供的快速门编码器信号抗干扰电路包括三部分过滤电路，分别为第一过滤电路、第二过滤电路和第三过滤电路，第一过滤电路加入在编码器供电电源处，用于对编码器供电电源滤除高频干扰，第二过滤电路加入在编码器信号输出处，用于对编码输出信号的高频干扰做一次滤除，第三过滤电路加入在编码器信号线缆的输出尾端，用于在编码器信号线缆对传输过程中受到的干扰做二次滤除。下面结合附图分别对第一过滤电路、第二过滤电路和第三过滤电路进行说明。
图1示出了根据本实用新型实施例的第一过滤电路的电路结构。
如图1所示，第一过滤电路包括：78M05降压芯片、第一去耦电容C1、第二去耦电容C2、第三去耦电容C3和第四去耦电容C4，78M05降压芯片的Vin引脚接入外部电源的正极，78M05降压芯片的Vout引脚接入编码器的内部电源，78M05降压芯片的GND引脚接入外部电源的负极，第一去耦电容C1与第二去耦电容C2的两端分别接入外部电源的正极和负极，第三去耦电容C3与第四去耦电容C4的两端分别接入外部电源的负极与编码器的内部电源，通过第一去耦电容C1、第二去耦电容C2、第三去耦电容C3和第四去耦电容C4实现对电源部分的高频干扰滤除。
78M05降压芯片将外部电源的电压降至5V向编码器的内部电源供电。
图2示出了根据本实用新型实施例的第二过滤电路的电路结构。
如图2所示，第二过滤电路包括：保险丝F1、上拉电阻R1、第五去耦电容C5、第一二极管D1、第二二极管D2、第一三极管Q1、第二三极管Q2和第三三极管Q3，第一三极管和第二三极管为NPN型，第三三极管为PNP型，第一三极管Q1的基极接入光电模块的信号输出引脚，光电模块为第一三极管Q1提供高低电平信号，驱动第一三极管Q1的导通或关闭，第一三极管Q1的发射极接地，第一三极管Q1的集电极接入上拉电阻R1的一端，上拉电阻R1的另一端接入外部电源的正极，第二三极管Q2的集电极接入外部电源的正极，第二三极管Q2的发射极接入第三三极管Q3的发射极，第三三极管Q3的集电极接地，第三三极管Q3的基极与第二三极管Q2的基极相连后，共同接入在上拉电阻R1与第一三极管Q1的集电极之间，第二三极管Q2与第三三极管Q3构成互补对称式推挽电路，保险丝F1的一端接入在第二三极管Q2的发射极与第三三极管Q3的发射极之间，保险丝F1的另一端接入编码器信号线缆的出线端，第一二极管D1的正极接入外部电源的正极，第一二极管D1的负极接入在编码器信号线缆的出线端，第二二极管的D2正极接地，第二二极管D2的负极接入在编码器信号线缆的出线端，第五去耦电容C5的一端接地，另一端接入在编码器信号线缆的出线端且位于第一二极管D1、第二二极管D2之前，通过第五去耦电容C5实现对编码器输出信号的高频干扰的一次滤除。
图3示出了根据本实用新型实施例的第三过滤电路的电路结构。
如图3所示，第三过滤电路包括第六去耦电容C6，第六去耦电容C6的一端接入在编码器信号线缆的输出尾端，第六去耦电容C6的另一端接地，编码器信号线缆的输出尾端接入上位机，上位机为客户端的控制器，包括变频器、工控板、PLC等等，通过第六去耦电容C6实现对编码器输出信号的高频干扰的二次滤除。
以上，仅为本实用新型的具体实施方式，但本实用新型的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本实用新型揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本实用新型的保护范围之内。因此，本实用新型的保护范围应以权利要求的保护范围为准。
Claims (1)
1.一种快速门编码器信号抗干扰电路，其特征在于，包括：加入在编码器供电电源处的第一过滤电路、加入在编码器信号输出处的第二过滤电路及加入在编码器信号线缆输出尾端的第三过滤电路；其中，
所述第一过滤电路包括78M05降压芯片、第一去耦电容、第二去耦电容、第三去耦电容和第四去耦电容，所述78M05降压芯片的Vin引脚接入外部电源的正极，所述78M05降压芯片的Vout引脚接入编码器的内部电源，所述78M05降压芯片的GND引脚接入所述外部电源的负极，所述第一去耦电容与所述第二去耦电容的两端分别接入所述外部电源的正极和负极，所述第三去耦电容与第四去耦电容的两端分别接入所述外部电源的负极与所述编码器的内部电源；
所述第二过滤电路包括保险丝、上拉电阻、第五去耦电容、第一二极管、第二二极管、第一三极管、第二三极管和第三三极管，所述第一三极管和所述第二三极管为NPN型，所述第三三极管为PNP型，所述第一三极管的基极接入光电模块的信号输出引脚，所述第一三极管的发射极接地，所述第一三极管的集电极接入所述上拉电阻的一端，所述上拉电阻的另一端接入所述外部电源的正极，所述第二三极管的集电极接入所述外部电源的正极，所述第二三极管的发射极接入所述第三三极管的发射极，所述第三三极管的集电极接地，所述第三三极管的基极与所述第二三极管的基极相连后，共同接入在所述上拉电阻与所述第一三极管的集电极之间，所述保险丝的一端接入在所述第二三极管的发射极与所述第三三极管的发射极之间，所述保险丝的另一端接入编码器信号线缆的出线端，所述第一二极管的正极接入所述外部电源的正极，所述第一二极管的负极接入在所述编码器信号线缆的出线端，所述编码器信号线缆的输出尾端接入上位机，所述第二二极管的正极接地，所述第二二极管的负极接入在所述编码器信号线缆的出线端，所述第五去耦电容的一端接地，另一端接入在所述编码器信号线缆的出线端且位于所述第一二极管、所述第二二极管之前；
所述第三过滤电路包括第六去耦电容，所述第六去耦电容的一端接入在所述编码器信号线缆的输出尾端，所述第六去耦电容的另一端接地。
Priority Applications (1)
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Country Status (1)
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- 2019-04-12 CN CN201920494055.0U patent/CN209731193U/zh active Active
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Denomination of utility model: Fast gate encoder signal anti-interference circuit Effective date of registration: 20220928 Granted publication date: 20191203 Pledgee: Industrial Bank Co.,Ltd. Changchun Branch Pledgor: CHANGCHUN SHENGHAO ELECTRONICS Co.,Ltd. Registration number: Y2022220000077 |
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