CN209297298U - 一种合并单元 - Google Patents

Abstract

本申请公开了一种合并单元，包括电源；预设数量的第一光纤接口与第二光纤接口；连接所述第一光纤接口，通过所述第一光纤接口接收采样数据并对所述采样数据进行有效性校验处理、采样时刻同步处理；以及进行逻辑判别处理的FPGA辅助处理器；连接所述FPGA辅助处理器及所述第二光纤接口，将所述FPGA辅助处理器处理完成的数据通过所述第二光纤接口发送至相关变电设备的ARM主处理器。该合并单元充分利用FPGA辅助处理器丰富的I/O接口与快速的并行处理速度以及ARM主处理器高效的数据处理能力，具有较快的运算速度，可有效减少信号处理时长，提高信号传输的时效性。

Description

一种合并单元

技术领域

本申请涉及智能变电站领域，特别涉及一种合并单元。

背景技术

智能变电站采用智能设备实现变电站信息数字化、通信平台网络化以及信息共享标准化，是智能电网的关键节点。合并单元则是智能变电站的基础支撑设备，用于实现电力系统电流电压的信息数字化。现有合并单元采用单处理器完成各项运算及通信，在信号处理与传输过程中会产生较长的延时，对信号传输的时效性造成不良影响。另外，与常规变电站相比，智能变电站的保护装置等相关设备的缺陷率较高，尤其以合并单元最多，其所占比例过半，严重影响智能变电站的正常运行。

因此，如何提高合并单元的运算速度，减少信号处理时长，提高信号传输的时效性是本领域技术人员亟待解决的技术问题。

实用新型内容

本申请的目的是提供一种合并单元，具有较快的运算速度，能够有效减少信号处理时长，提高信号传输的时效性。

为解决上述技术问题，本申请提供了一种合并单元，包括：

电源；

预设数量的第一光纤接口与第二光纤接口；

连接所述第一光纤接口，通过所述第一光纤接口接收采样数据并对所述采样数据进行有效性校验处理、采样时刻同步处理；以及进行逻辑判别处理的FPGA辅助处理器；

连接所述FPGA辅助处理器及所述第二光纤接口，将所述FPGA辅助处理器处理完成的数据通过所述第二光纤接口发送至相关变电设备的ARM主处理器。

可选的，还包括：

显示所述合并单元的运行状态的指示灯。

可选的，还包括：

连接所述FPGA辅助处理器及所述ARM主处理器，与所述FPGA辅助处理器及所述ARM主处理器交换数据的触摸式显示屏。

可选的，还包括：

与管理后台进行数据通信的通信接口。

可选的，还包括：

连接打印设备以传输数据至所述打印设备的打印接口。

可选的，还包括：

连接调试设备以调试所述合并单元的调试接口。

可选的，所述指示灯与所述触摸式显示屏均设置于所述合并单元的机体的正面；所述第一光纤接口、所述第二光纤接口，所述通信接口，所述打印接口以及所述调试接口均设置于所述机体的背面。

可选的，所述电源的额定输入电压兼容220V电压与110V电压。

本申请所提供的合并单元，包括电源；预设数量的第一光纤接口与第二光纤接口；连接所述第一光纤接口，通过所述第一光纤接口接收采样数据并对所述采样数据进行有效性校验处理、采样时刻同步处理；以及进行逻辑判别处理的FPGA辅助处理器；连接所述FPGA辅助处理器及所述第二光纤接口，将所述FPGA辅助处理器处理完成的数据通过所述第二光纤接口发送至相关变电设备的ARM主处理器。

相比较于通过单处理器完成运算与通信的传统合并单元，本申请所提供的合并单元，采用FPGA辅助处理器与ARM主处理器的主从式处理器架构，通过FPGA辅助处理器实现数据接收、校验、采样时刻同步以及逻辑判别，通过ARM主处理器进行数据传输。该合并单元充分利用FPGA辅助处理器丰富的I/O接口与快速的并行处理速度以及ARM主处理器高效的数据处理能力。具有较快的运算速度，可有效减少信号处理时长，提高信号传输的时效性。

附图说明

为了更清楚地说明本申请实施例中的技术方案，下面将对现有技术和实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本申请实施例所提供的一种合并单元的示意图；

图2为本申请实施例所提供的一种合并单元的机体的正面示意图；

图3为本申请实施例所提供的一种合并单元的机体的背面示意图。

具体实施方式

本申请的核心是提供一种合并单元，具有较快的运算速度，能够有效减少信号处理时长，提高信号传输的时效性。

为使本申请实施例的目的、技术方案和优点更加清楚，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。

请参考图1，图1为本申请实施例所提供的一种合并单元的示意图；参考图1可知，该合并单元包括：电源10，预设数量的第一光纤接口20与第二光纤接口30，FPGA辅助处理器40及ARM主处理器50；

具体的，FPGA辅助处理器40分别与电源10、第一光纤接口20及ARM主处理器50相连；负责通过第一光纤接口20接收多路采样数据，包括两路采样电流，一路测量电流以及一路测量电压；并对各路采样数据进行有效性校验处理、采样时刻同步处理；以及进行逻辑判别处理。

具体而言，FPGA辅助处理器40对接收的各路采样数据进行有效性校验处理，且当采样数据校验有效时，依照预设顺序将采样数据写入FIFO队列，并设置相关标志位，表示该采样数据待读取。其中，FPGA辅助处理器40对两路采样电流进行有效性校验的过程为：将两路采样电流做差得到二者的电流差值，取该电流差值的绝对值并进一步比较该绝对值与预设阈值的大小，判断该绝对值是否小于预设阈值，若小于，则采样电流有效，对应的远端设备工作正常；相反，若不小于，则采样电流无效，对应的远端设备异常。

进一步，当两路采样电流的电流差值持续越线，即采样电流校验无效的次数达到预设值时，数据接收模块还可将对应的远端设备的状态标识为工作异常，以提示工作人员远端设备存在故障。另外，若在预设等待时间内未接收到一路或多路采样数据，FPGA辅助处理器40则将FIFO队列中对应的该路采样数据写为零。

FPGA辅助处理器40对采样电流进行采样时刻同步处理包括针对不同采样器的同步处理与针对不同合并单元的同步处理。对于前者，FPGA辅助处理器40可根据接收的同步信号，通过差值算法将不同采集器发送的采样数据同步至相同的采样时刻。对于后者，FPGA辅助处理器40则在判断不同合并单元的不同采集器发送的各采样数据的起始帧正确时生成对应的时标；并当完全接收采样数据且完成差值同步后，将各采样数据与对应的时标发送至ARM主处理器50，以使ARM主处理器50根据时标得到采样延时并进一步根据采样延时，通过相位补偿实现采样时刻同步。其中，若同步信号失效，FPGA辅助处理器40可启动内部晶振分频产生同步脉冲，以确保采样时刻同步处理能够实施。

FPGA辅助处理器40进行逻辑判别处理的过程为：通过过程总线获取断路器、刀闸状态的GOOSE信息，进而分析该GOOSE信息并根据预设逻辑判别机制进行电压并列与切换，从而选择合适母线电子式电压互感器的电压发送至间隔层的保护、测控、计算等智能电子设备，并可在发生故障时发送告警信息。

可以明白的是，FPGA辅助处理器40实施上述各项操作的相关软件设计，可以在现有具有单处理器的合并单元的程序脚本的基础上，针对本申请的合并单元进行相适应的修改得到。

ARM主处理器50分别与电源10、FPGA辅助处理器40及第二光纤接口30相连，主要用于将FPGA辅助处理器40处理完成的数据按照IEC61850-9-2标准规定的通信规约进行应用数据单元组帧，并利用以太网通过第二光纤接口30实时发出至相关的变电设备，如保护装置、测控装置等，实现采样数据的多装置共享。或者还可以通过无线网络传输至领近的变电站，实现数据的多方共享以及紧急情况的应急联动。

其中，对于第一光纤接口20及第二光纤接口30的具体数量，本申请不做唯一限定，可以根据实际需要进行差异性设置。

另外，为满足不同的应用需求，可选的，电源10的额定输入电压兼容220V电压与110V电压，从而合并单元可正常运行于220V电压与110V电压两种应用场景。

综上所述，本申请所提供的合并单元，采用FPGA辅助处理器与ARM主处理器的主从式处理器架构，通过FPGA辅助处理器实现数据接收、校验、采样时刻同步以及逻辑判别，通过ARM主处理器进行数据传输。该合并单元充分利用FPGA辅助处理器丰富的I/O接口与快速的并行处理速度的特点以及ARM主处理器高效的数据处理能力，具有较快的运算速度，可有效减少信号处理时长，提高信号传输的时效性。

在上述实施例的基础上，可选的，合并单元还包括：显示合并单元的运行状态的指示灯。

具体的，本实施例中，合并单元还设置有指示灯，以显示合并单元的运行状态，从而给予工作人员状态提示，尤其当合并单元存在异常时，可以及时提醒工作人员进行故障排除、修复。其中，对于指示灯的具体数量本申请不做具体限定，例如，可以设置3个指示灯，分别对应合并单元运行、待机及异常三种状态。

在上述实施例的基础上，可选的，合并单元还包括：连接FPGA辅助处理器40及ARM主处理器50，与FPGA辅助处理器40及ARM主处理器50交换数据的触摸式显示屏。

具体的，本实施例中，合并单元还包括触摸式显示屏，用于与FPGA辅助处理器40及ARM主处理器50进行数据交换，接收FPGA辅助处理器40或ARM主处理器50发送的相关数据并进行显示，以及将工作人员通过该触摸式显示屏输入的相关指令传输至FPGA辅助处理器40或ARM主处理器50。

在上述实施例的基础上，可选的，合并单元还包括：与管理后台进行数据通信的通信接口。

具体的，为使管理后台及时了解合并单元的运行情况，合并单元还可以包括通信接口，进而通过该通信接口与管理后台进行数据通信，尤其当发生故障时及时进行故障上报，报警提醒等，例如，当判断远端设备异常时，即可将该远端设备工作异常的信息通过通信接口发送给管理后台，提示管理人员及时更换远端设备。当一路或多路采样数据无法正常到达合并单元时，可通过通信接口向管理后台发出告警信息，以提示管理人员对应的数据通道存在故障。当然，对于通信接口的具体个数，本申请不做限定，根据实际需要设置即可。

在上述实施例的基础上，可选的，合并单元还包括：连接打印设备以传输数据至打印设备的打印接口。

具体的，本实施例中，合并单元还设置有打印接口，从而可以通过该打印接口与打印设备建立连接，传输数据至打印设备，如将合并单元接收的采样数据，或者经由合并单元处理后的数据传输至打印设备，进行数据打印等，以更好的满足实际应用需要。

在上述实施例的基础上，可选的，合并单元还包括：连接调试设备以对合并单元进行调试的调试接口。

具体的，合并单元还可包括调试接口，以通过该调试接口与调试设备相连，利用调试设备对合并单元进行调试，使合并单元可以正常运作。

在上述实施例的基础上，可选的，指示灯与触摸式显示屏均设置于合并单元的机体的正面；第一光纤接口20、第二光纤接口30，通信接口，打印接口以及调试接口均设置于机体的背面。

具体的，请参考图2与图3，图2为本申请实施例所提供的一种合并单元的机体的正面示意图；图3为本申请实施例所提供的一种合并单元的机体的背面示意图；本实施例中，各指示灯、触摸式显示屏均设置于合并单元的机体的正面，各第一光纤接口20、第二光纤接口30，通信接口，打印接口以及调试接口均设置于机体的背面。当然，上述实施例仅为本申请提供的一种实施例，而不作为唯一限定，可结合实际需要进行合适的分布设置。

重要的是，上述各类接口，包括第一光纤接口、第二光纤接口、通信接口、调试接口等，均可采用现有类型的接口，而对于其具体类型，本申请在此不再赘述，例如，通信接口可以为现有的RS485接口等。

说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。

以上对本申请所提供的合并单元进行了详细介绍。本文中应用了具体个例对本申请的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本申请的方法及其核心思想。应当指出，对于本技术领域的普通技术人员来说，在不脱离本申请原理的前提下，还可以对本申请进行若干改进和修饰，这些改进和修饰也落入本申请权利要求的保护范围。

还需要说明的是，在本说明书中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其它变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其它要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括要素的过程、方法、物品或者设备中还存在另外的相同要素。

Claims (8)

1.一种合并单元，其特征在于，包括：

电源；

预设数量的第一光纤接口与第二光纤接口；

连接所述第一光纤接口，通过所述第一光纤接口接收采样数据并对所述采样数据进行有效性校验处理、采样时刻同步处理；以及进行逻辑判别处理的FPGA辅助处理器；

连接所述FPGA辅助处理器及所述第二光纤接口，将所述FPGA辅助处理器处理完成的数据通过所述第二光纤接口发送至相关变电设备的ARM主处理器。

2.根据权利要求1所述的合并单元，其特征在于，还包括：

显示所述合并单元的运行状态的指示灯。

3.根据权利要求2所述的合并单元，其特征在于，还包括：

连接所述FPGA辅助处理器及所述ARM主处理器，与所述FPGA辅助处理器及所述ARM主处理器交换数据的触摸式显示屏。

4.根据权利要求3所述的合并单元，其特征在于，还包括：

与管理后台进行数据通信的通信接口。

5.根据权利要求4所述的合并单元，其特征在于，还包括：

连接打印设备以传输数据至所述打印设备的打印接口。

6.根据权利要求5所述的合并单元，其特征在于，还包括：

连接调试设备以调试所述合并单元的调试接口。

7.根据权利要求6所述的合并单元，其特征在于，所述指示灯与所述触摸式显示屏均设置于所述合并单元的机体的正面；所述第一光纤接口、所述第二光纤接口，所述通信接口，所述打印接口以及所述调试接口均设置于所述机体的背面。

8.根据权利要求7所述的合并单元，其特征在于，所述电源的额定输入电压兼容220V电压与110V电压。