CN207895439U - 一种多通道并行uart电路 - Google Patents

Abstract

本实用新型提供一种多通道并行UART电路，包括ARM处理器以及内置于所述ARM处理器内部的SMC控制器，所述SMC控制器连接有UART组，所述ARM处理器通过所述SMC控制器片选和读写所述UART组；所述UART组包括第一UART电路、第二UART电路、第三UART电路和第四UART电路，所述ARM处理器分别连接有地址扩展电路和读写控制电路，所述UART组分别连接所述地址扩展电路和读写控制电路；所述ARM处理器还分别连接有相互通过总线连接的FLASH存储器和SDRAM。本实用新型具有通讯速率高、稳定性强、使用灵活的优点。

Description

一种多通道并行UART电路

技术领域

本实用新型属于通信技术领域，具体涉及一种多通道并行UART电路。

背景技术

UART(通用异步收发传输器)，是一种异步收发传输器，是电脑硬件的一部分。它将要传输的资料在串行通信与并行通信之间加以转换。作为把并行输入信号转成串行输出信号的芯片，UART通常被集成于其他通讯接口的连结上。

目前，在通信领域中，市场上各个相关厂商常用的UART芯片多是早年选型的芯片，采购不易、价格高且封装大，占用电路板的空间多，导致整个电路板的尺寸大、设备整体笨重。市场上有些厂商是采用的其他串行接口转换为UART接口的芯片，功能简单，但通讯速度受到限制，只能使用在低速通讯的应用场合。此外还有一些厂商选用的是商业级工况要求的芯片，在高温或低温下，其芯片长期运行的稳定性得不到保障。

中国专利一种基于FPGA的UART多接口扩展系统(申请号：CN201410394552.5)，包括单芯片微控制器，SFR总线，设置于FPGA内部的第一RAM和第二RAM，以及系统时钟，其特征在于，将第一RAM设置为发送扩展模块，第二RAM设置为接收扩展模块，当微控制器要往外部UART设备发送数据时,通过SFR总线,把数据发送到发送扩展模块的UART设备对应RAM,再发送到UART外部设备。该系统通过轮询的方法实现多UART的灵活工作，但其串口设备之间缺少优先级，主要是通过程序方法的改进实现整体系统的技术效果，硬件本身的工况并没有得到实质性的提升，无法保障硬件电路本身的稳定性工作以及高速率的读写，需要做出改进。

因此急需要一种通讯速率高、稳定性强、使用灵活的多通道并行UART电路。

实用新型内容

本实用新型的目的是提供一种多通道并行UART电路，以解决现有技术稳定性欠佳、通讯速率无法保障、灵活性差的问题。

本实用新型提供了如下的技术方案：

一种多通道并行UART电路，包括ARM处理器以及内置于所述ARM处理器内部的SMC控制器，所述SMC控制器连接有UART组，所述ARM处理器通过所述SMC控制器片选和读写所述UART组；所述UART组包括第一UART电路、第二UART电路、第三UART电路和第四UART电路，所述ARM处理器分别连接有地址扩展电路和读写控制电路，所述UART组分别连接所述地址扩展电路和读写控制电路；所述ARM处理器还分别连接有相互通过总线连接的FLASH存储器和SDRAM。

优选的，所述地址扩展电路包括：依次连接的第一总线数据驱动器和译码器；与所述译码器输出端以及所述第一总线数据驱动器输出端分别连接的逻辑芯片；其中，所述第一总线数据驱动器连接所述总线，所述逻辑芯片输出连接所述UART组。

优选的，所述第一总线数据驱动器包括第一扩展脚和第二扩展脚，所述第一扩展脚输出连接所述UART组，所述第二扩展脚为备用脚。

优选的，所述读写控制电路包括与所述UART组连接的第二总线数据驱动器，所述第二总线数据驱动器连接所述总线。

优选的，所述第一UART电路、第二UART电路、第三UART电路和第四UART电路分别输出连接有晶振，所述晶振并联有相互串联的至少两个电容。

优选的，所述ARM处理器依次连接有数据缓冲器和时钟芯片。

优选的，所述ARM处理器还连接有第一以太网芯片，所述总线还连接有第二以太网芯片。

本实用新型的有益效果是：

本实用新型通过设置地址扩展电路和读写控制电路，用于连接ARM处理器和UART组，由于UART组内的UART电路采用双通道，因此整体电路的功耗低、通讯速率高，配合ARM处理器可以实现多路串口通讯；第一总线数据驱动器还设有第二扩展脚，有利于灵活的应用；采用译码器和逻辑芯片配合第一总线数据驱动器，实现硬件电路本身的高速率读写，有利于适应复杂的使用环境，稳定性强。

附图说明

附图用来提供对本实用新型的进一步理解，并且构成说明书的一部分，与本实用新型的实施例一起用于解释本发明，并不构成对本实用新型的限制。在附图中：

图1是本实用新型电路结构示意图；

图2是UART接口电路示意图；

图3是地址扩展电路示意图；

图4是读写控制电路示意图；

图中：1.ARM处理器，2.数据缓冲器，3.时钟芯片，4.第一以太网芯片，5.第二以太网芯片，6.FLASH存储器，7.SDRAM，8.第一总线数据驱动器，9.第二总线数据驱动器，10.译码器，11.逻辑芯片，12.UART组，121.第一UART电路，122.第二UART电路，123.第三UART电路，124.第四UART电路。

具体实施方式

如图1所示，一种多通道并行UART电路，包括ARM处理器1以及内置于ARM处理器1内部的SMC控制器，SMC控制器连接有UART组12，ARM处理器1通过SMC控制器片选和读写UART组12；UART组12包括第一UART电路121、第二UART电路122、第三UART电路123和第四UART电路124，ARM处理器1分别连接有地址扩展电路和读写控制电路，UART组12分别连接地址扩展电路和读写控制电路；ARM处理器1还分别连接有相互通过总线连接的FLASH存储器6和SDRAM7，其中ARM处理器采用AT91SAM9260-QU处理器，第一UART电路121、第二UART电路122、第三UART电路123和第四UART电路124分别对应设有一个UART芯片，UART芯片采用SC28L92A1B_QFP44芯片，FLASH存储器6采用32MB的NORFLASH存储器，具体型号为JS28F640，SDRAM7采用32MB的SARAM，具体型号为HY57V281620ETP。

如图2至图4所示，地址扩展电路包括：依次连接的第一总线数据驱动器8和译码器10；与译码器10输出端以及第一总线数据驱动器8输出端分别连接的逻辑芯片11；其中，第一总线数据驱动器8连接总线，逻辑芯片11输出连接UART组12。其中，第一总线数据驱动器8包括第一扩展脚和第二扩展脚，第一扩展脚输出连接UART组12，第二扩展脚为备用脚。读写控制电路包括与UART组12连接的第二总线数据驱动器9，第二总线数据驱动器9连接总线。其中第一总线数据驱动器8和第二总线数据驱动器9均采用型号为SN74HC245的驱动器，译码器10采用型号为SN74HC138D的译码器，逻辑芯片11采用若干型号为74HC32的芯片。

如图1至图2所示，第一UART电路121、第二UART电路122、第三UART电路123和第四UART电路124分别输出连接有晶振，晶振并联有相互串联的至少两个电容。ARM处理器1依次连接有数据缓冲器2和时钟芯片3。ARM处理器1还连接有第一以太网芯片4，总线还连接有第二以太网芯片5。其中第一以太网芯片4的型号为DM9161，第二以太网芯片5的型号为DM9600。

具体的，本实用新型的技术方案主要通过ARM处理器9外设接口并设以译码器10实现4个片外扩展的UART的片选访问以及读写功能。其中UART组12内的UART芯片的内部配置可以根据需要自行配置。ARM处理器9可用来扩展的外设的接口主要有A0-A22、D0-D15、CFWE、CFOE、NCS3，要用这几个信号来实现UART组12中的4块UART芯片的并口的访问，行业公知的，ARM处理器9的数据和地址端口为A0-A22、D0-D15,用以连接SDRAM7和FLASH存储器6、第一以太网芯片4、第二以太网芯片5和4片UART芯片。为了解决总线端口的电容负载无法可靠驱动的问题，在UART组12和ARM处理器9之间设置第一总线数据驱动器8和第二总线数据驱动器9，采用SN74HC245驱动器，该驱动器为双向驱动，并带有使能控制端口。如图3和图4所示，地址AO-A5和UART片选信号UART_CS1，UART_CS2通过第一总线数据驱动器8缓冲后，选择BA4，BA5，BUART_CS1三个信号作为型号为74HC138的译码器10的输入信号。BUART_CS2，作为预留信号方便将来扩展更多的UART芯片。译码器10输出8个有效信号，对应本方案，只有4片UART芯片需要控制，只需选择四个信号：CS_NET1，CS_NET2，CS_NET3，CS_NET4，根据芯片的时序要求译码器10的输出要跟片选信号BUART_CS1进行与逻辑运算后，才能作为UART芯片的片选信号。逻辑芯片11输出BUART_CSA,BUART_CSB,BUART_CSC,BUART_CSD四个片选信号直接接到4个UART芯片的33脚，即CEN信号输入管脚。BA0-BA3四个地址信号直接接到UART芯片的对应的内部寻址管脚40，42，44，1四个输入。这四个地址可以实现芯片的内部的寄存器配置和接收发送缓冲区的读写功能。

其中，UART组12中的UART芯片连接在总线上，D0-D7脚8位数据线直接连到ARM处理器1的总线上，也会导致ARM处理器1的驱动能力不足，不能可靠的读取总线上的数据，因此要增加第二总线数据驱动器9来提供驱动能力，因总线的的数据是双向传输的，还要能控制总线的方向，在写操作时，数据从ARM处理器1写到UART芯片，在读操作时ARM处理器1从UART芯片读取数据。第二总线数据驱动器9的OE使能端由ARM处理器1的片选控制，在针对UART芯片的读或写操作时，打开数据缓冲器2，当ARM处理器1读或写其他设备时，虽然第二总线数据驱动器9有信号输入，但是因为不是访问的UART组12所以第二总线数据驱动器9的使能端OE没有输入有效低电平信号，所以第二总线数据驱动器9任然是关闭状态，不影响ARM处理器1对其他器件的读写操作。

综上，本实用新型通讯速率高、稳定性强、使用灵活，易于推广应用。

以上所述仅为本实用新型的优选实施例而已，并不用于限制本实用新型，尽管参照前述实施例对本实用新型进行了详细的说明，对于本领域的技术人员来说，其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换。凡在本实用新型的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本实用新型的保护范围之内。

Claims (7)

1.一种多通道并行UART电路，其特征在于，包括ARM处理器以及内置于所述ARM处理器内部的SMC控制器，所述SMC控制器连接有UART组，所述ARM处理器通过所述SMC控制器片选和读写所述UART组；所述UART组包括第一UART电路、第二UART电路、第三UART电路和第四UART电路，所述ARM处理器分别连接有地址扩展电路和读写控制电路，所述UART组分别连接所述地址扩展电路和读写控制电路；所述ARM处理器还分别连接有相互通过总线连接的FLASH存储器和SDRAM。

2.根据权利要求1所述的多通道并行UART电路，其特征在于，所述地址扩展电路包括：依次连接的第一总线数据驱动器和译码器；与所述译码器输出端以及所述第一总线数据驱动器输出端分别连接的逻辑芯片；其中，所述第一总线数据驱动器连接所述总线，所述逻辑芯片输出连接所述UART组。

3.根据权利要求2所述的多通道并行UART电路，其特征在于，所述第一总线数据驱动器包括第一扩展脚和第二扩展脚，所述第一扩展脚输出连接所述UART组，所述第二扩展脚为备用脚。

4.根据权利要求1所述的多通道并行UART电路，其特征在于，所述读写控制电路包括与所述UART组连接的第二总线数据驱动器，所述第二总线数据驱动器连接所述总线。

5.根据权利要求3或4所述的多通道并行UART电路，其特征在于，所述第一UART电路、第二UART电路、第三UART电路和第四UART电路分别输出连接有晶振，所述晶振并联有相互串联的至少两个电容。

6.根据权利要求1所述的多通道并行UART电路，其特征在于，所述ARM处理器依次连接有数据缓冲器和时钟芯片。

7.根据权利要求6所述的多通道并行UART电路，其特征在于，所述ARM处理器还连接有第一以太网芯片，所述总线还连接有第二以太网芯片。