CN207587973U - 一种天线调谐电路 - Google Patents

Abstract

本实用新型公开了一种天线调谐电路，其包括:天线；多条射频通路，所述多条射频通路均包括一串联支路和一并联支路，所述串联支路的前端与其所在的所述射频通路的射频信号端口连接，所述串联支路的后端与所述天线连接，所述并联支路的前端与其所在的所述射频通路的射频信号端口连接，所述并联支路的后端接地。其中：所述天线调谐电路被控制进入一种射频开关状态，使得一条所述射频通路的串联支路导通、其余所述射频通路的串联支路均断开，同步地，串联支路被导通的所述射频通路的并联支路断开、其余所述射频通路的并联支路导通。本实用新型大幅度地降低了各射频通路上的关断电容，最终提高了不同射频通路之间的隔离度、降低了不同频段之间的干扰。

Description

一种天线调谐电路

技术领域

本实用新型涉及无线电通信领域，特别是涉及一种天线调谐电路。

背景技术

随着智能手机技术的飞速发展，一台手机可能有七八个甚至更多的天线，平均到每个天线的安装空间越来越小。另外，随着4G技术发展，通信工作频段增多，如何在狭小的空间内设计出带宽宽、效率高的手机天线变得越来越复杂。天线调谐开关有效地解决了上述问题。

天线调谐开关闭合时，其拥有低的导通电阻(R_ON)；天线调谐开关断开时，其拥有低的关断电容(C_OFF)和高的击穿电压(BV)。上述特性，使得天线调谐开关能够满足低插入损耗、高隔离度及高射频耐电压的三个要求。天线调谐开关工作在手机天线中的近场感应电压环境中时，其能够提高手机天线在调谐频段的Q值，使得手机天线在调频频段的效率和带宽得到提升，从而满足4G手机通信对多个频段的总辐射功率(TRP)和总全向灵敏度(TIS)的要求。

现阶段，大部分天线调谐开关由射频绝缘上硅(RF SOI)工艺制备而成。

此种天线调谐开关，其导通射频通路上的导通电阻(Ron)引入的低中频插入损耗(L/MB Insertion Loss)会降低天线在非调谐频段的Q值；其关断射频通路上寄生的关断电容(C_OFF)引入的中高频插损(M/HB Insertion Loss)则会降低全频段的隔离度。因此，为了保证天线所需的高谐振Q值，需要降低其导通射频通路上的导通电阻(Ron)及其关断射频通路上的关断电容(C_OFF)。此外，降低关断射频通路上的关断电容(C_OFF)，还能够提升天线的不同射频通路之间的隔离度，从而降低不同频段之间的干扰。

目前，为了降低天线的关断电容(C_OFF)，本领域内的主要途径是优化半导体设计及制备工艺，从而寻找最优或者是折中方案。但是，优化半导体设计及制备工艺的研发周期及成本非常高。本实用新型的实用新型人在长期的生产实践中发现，降低天线的关断电容(C_OFF)，除了优化半导体工艺之外，还可以通过电路拓扑设计加以实现。

实用新型内容

针对上述技术问题，本实用新型一方面提出了一种天线调谐电路，其具体技术方案如下：

天线；

多条射频通路，所述多条射频通路均包括一串联支路和一并联支路，所述串联支路的前端与其所在的所述射频通路的射频信号端口连接，所述串联支路的后端与所述天线连接，所述并联支路的前端与其所在的所述射频通路的射频信号端口连接，所述并联支路的后端接地；

所述串联支路包括多个从前至后依次串联的MOSFET晶体管，所述并联支路包括多个从前至后依次串联的MOSFET晶体管；

当所述天线调谐电路被控制进入一种射频开关状态，使得一条所述射频通路中的串联支路导通、其余所述射频通路中的串联支路均断开，同步地，串联支路被导通的所述射频通路中的并联支路断开、其余所述射频通路中的并联支路导通。

与现有技术相比，本实用新型所提出的天线调谐电路，其每条射频通路均有一串联支路和一并联支路构成，其中：串联支路用于实现射频信号的传输，并联支路则能够大幅度地降低了各射频通路上的关断电容，最终提高了不同射频通路之间的隔离度、降低了不同频段之间的干扰。

附图说明

图1为一具体实施例中本实用新型提供的天线调谐电路的示意图；

图2为图1实施例中的第一射频通路RF₁的仿真结果的示意图。

具体实施方式

为使本实用新型的上述目的、特征和优点能够更加明显易懂，下面结合附图和具体实施方式对本实用新型作进一步详细的说明。

请参考图1所示，本实用新型的一具体实施例公开了一种天线调谐电路。如图1所示，所述天线调谐电路包括一天线ANT及四条射频通路，分别为第一射频通路RF₁、第二射频通路RF₂、第三射频通路RF₃和第四射频通路RF₄。

各射频通路均包括一串联支路和一并联支路组成，所述串联支路的前端与其所在的所述射频通路的射频信号端口连接，所述串联支路的后端与所述天线 连接，所述并联支路的一端与其所在的所述射频通路的射频信号端口连接，所述并联支路的另一端接地。例如：所述第一射频通路RF₁包括串联支路1和并联支路2，串联支路1的一端与第一射频通路RF₁的射频信号端口连接，另一端与所述天线ANT连接，所述并联支路2的一端与所述第一射频通路RF₁的射频信号端口连接，另一端接地。所述第二射频通路RF₂、所述第三射频通路RF₃、所述第四射频通路RF₄的连接方式与所述第一射频通路RF₁相同，此处不再赘述。

本实施例中，所述各所述射频通路中的串联支路和并联支路均由多个N沟道MOSFET晶体管从前至后依次串联构成。

经所述第一射频通路RF₁、所述第二射频通路RF₂、所述第三射频通路RF₃及所述第四射频通路RF₄，本实施例中的天线调谐电路能够实现对四种不同频段的射频信号的传输。当然，在其他实施例中，可以根据所需要传输的不同频段的射频信号的数量，对应设置两条、三条或其他数目的射频通路，以实现两种、三种或其他数目的不同频段的射频信号的传输。

本实施例中，所述天线调谐电路包括四种射频开关状态，在不同的射频开关状态下，被导通的串联支路不同，同时，被断开的并联支路不同。具体的：当天线调谐电路被控制进入一种开关状态时，其中一条所述射频通路中的串联支路导通、其余所述射频通路中的串联支路均断开，同步地，串联支路被导通的所述射频通路中的并联支路断开、其余所述射频通路中的并联支路导通。此时，经导通的串联支路，射频信号自相应的射频通路的射频信号端口传输至所述天线ANT，并由所述天线ANT发射出去。

例如，当天线调谐电路进入第一种开关状态时，第一射频通路RF1的串联支路1导通，其余三条射频通路的串联支路(串联支路2、串联支路3、串联支路4)均断开。同时，第一射频通路RF₁的并联支路1断开，其余三条射频通路的并联支路(并联支路2、并联支路3、并联支路4)均导通。此时，第一种频段的射频信号经串联支路1，自第一射频通路RF₁的射频信号端口传输至所述天线ANT。

可见，本实施例中，所述串联支路1、所述串联支路2、所述串联支路3及所述串联支路4在某一时刻仅能有一个处于导通状态，从而实现对四种不同频 段的射频信号的无干扰传输。此外，由于位于同一射频通路中的串联支路与并联支路的导通/断开状态相反，从而能够有效降低各串联支路上的关断电容，提升了不同的射频通路之间的隔离度，最终降低不同频段的射频信号之间的干扰。

以所述第一射频通路RF₁为例，当所述串联支路1断开时，所述并联支路1导通，从而使得串联支路1的残留射频信号能够经所述并联支路1流入大地，最终降低了串联支路1上的关断电容。

本实施例中，各射频通路均包括有一串联信号控制端和一并联信号控制端，所述串联信号控制端与对应的所述串联支路连接，所述并联信号控制端与对应的所述并联支路连接。所述串联信号控制端和所述并联信号控制端通过输出高/低电平分别控制对应的所述串联支路和所述并联支路的导通/断开。

如图1所示，以第一射频通路RF₁为例，其包括有一串联信号控制端(VG_SE1-VB_SE1)和一并联信号控制端(VG_SH1-VB_SH1)。当串联信号控制端(VG_SE1-VB_SE1)输出高电平时，所述串联支路1导通，当串联信号控制端(VG_SE1-VB_SE1)输出低电平时，所述串联支路1断开；同理，当并联信号控制端(VG_SH1-VB_SH1)输出高电平时，所述并联支路1导通，当并联信号控制端(VG_SH1-VB_SH1)输出低电平时，所述并联支路1断开。其他三路射频通路的控制原理与第一射频通路RF1相同，此处不再赘述。

当需要控制所述天线调谐电路进入一种所述射频开关状态时，相应的，一个所述串联信号控制端输出高电平、其余三个串联信号控制端均输出低电平，同步地，与输出高电平的所述串联信号控制端位于同一所述射频通路中的所述并联信号控制端输出低电平、其余三个所述并联信号控制端均输出高电平。

例如，当天线调谐电路需要进入第一种开关状态时，串联信号控制端(VG_SE1-VB_SE1)输出高电平，使得第一射频通路RF₁的串联支路1导通，其余三个串联信号控制端(VG_SE2-VB_SE2、VG_SE2-VB_SE2、VG_SE2-VB_SE2)均输出低电平，使得第二射频通路RF₂中的串联支路2、第三射频通路RF3中的串联支路3、第四射频通路RF₄中的串联支路4均断开。同步地，所述并联信号控制端(VG_SH1-VB_SH1)输出低电平，使得第一射频通路RF1的并联支路1断开，其余三个并联信号控制端(VG_SH2-VB_SH2、VG_SH3-VB_SH3、VG_SH4-VB_SH4)输出高电平，使得第二射频通路RF2中的并联支路2、第三射频通路RF3中的并联支路3、第 四射频通路RF₄中的并联支路4均导通。

本实施例中，所述串联支路中，各所述MOSFET晶体管的漏级与位于其前端的所述MOSFET晶体管的源极或与其所在的射频通路的射频信号端连接，各所述第MOSFET晶体管的源极与位于其后端的MOSFET晶体管的漏级或所述天线ANT连接，各所述MOSFET晶体管的栅极和衬底则分别与对应的串联信号控制端连接。当所述串联信号控制端输出高电平时，与其连接的各所述MOSFET晶体管均导通，从而使得这些所述MOSFET晶体管所在的所述串联支路导通，而当所述串联信号控制端输出低电平时，与其连接的各所述MOSFET晶体管均断开，从而使得这些所述MOSFET晶体管所在的所述串联支路断开。

由于所述串联支路所包括的MOSFET晶体管的数量越多，该所述串联支路上的MOSFET晶体管的总栅宽相应越大，从而使得该所述串联支路所能耐受的击穿电压越大。但是，增加MOSFET晶体管的数量，必然会引入额外的插入损耗。

此外，当串联支路断开时，离天线ANT越近的MOSFET晶体管所分得的射频关断电压越大，其被击穿的风险越大。当靠近天线ANT的MOSFET晶体管被击穿时，其他MOSFET晶体管上分得的电压上升，从而导致其余的MOSFET晶体管被连锁式击穿。因此，靠近天线ANT的MOSFET晶体管的耐压能力往往决定了整条串联支路的耐压能力。

鉴于上述原因，本实施例中，在不改变串联支路的总栅宽(即：不增加串联支路上的MOSFET晶体管的数量)的前提下，对构成串联支路的各个MOSFET晶体管的栅极宽度进行合理分配，使得位于前端的MOSFET晶体管的栅极宽度小于位于后端的MOSFET晶体管的栅极宽度(即：越靠近天线ANT的MOSFET晶体管的栅极宽度越大)，从而使得靠近天线ANT的MOSFET晶体管的抗压能力增大，以减小其被击穿的风险。

如图1所示，以第一射频通路RF₁为例，所述串联支路1包括N个依次串联的MOSFET晶体管(M₁、M₂、…M_N)，其中：MOSFET晶体管M₁的漏级与射频通路RF₁的射频信号端口连接，MOSFET晶体管M₁的源极连接MOSFET晶体管M₂的漏级，MOSFET晶体管M₂的源极连接MOSFET晶体管M₃的漏级，…，MOSFET晶体管M_N的源极连接天线端口ANT。N个MOSFET晶体 管的栅极均与串联信号控制端(VG_SE1-VB_SE1)的VG_SE1端子连接，N个MOSFET晶体管的衬底则均与串联信号控制端(VG_SE1-VB_SE1)的VB_SE1端子连接。

当串联信号控制端(VG_SE1-VB_SE1)输出高电平时，各所述MOSFET晶体管(M₁、M₂、…M_N)均导通，从而使得第一射频通路RF₁的串联支路1进入导通状态；而当串联信号控制端(VG_SE1-VB_SE1)输出低电平时，各所述MOSFET晶体管(M₁、M₂、…M_N)均断开，从而使得第一射频通路RF₁的串联支路1进入断开状态。

所述MOSFET晶体管M₁、所述MOSFET晶体管M₂、…、所述MOSFET晶体管MN的栅极宽度逐渐增大，即：MOSFET晶体管M₁的栅极宽度<MOSFET晶体管M₂的栅极宽度<...<MOSFET晶体管M_N的栅极宽度。

本实用新型不对串联支路中的各所述MOSFET晶体管的栅级宽度的具体数量关系进行具体限定，本领域技术人员在应用本实用新型时，可以根据具体应用情况进行灵活调整，以提升所述串联支路的耐压能力。

本实施例中，各所述MOSFET晶体管(M₁、M₂、…M_N)与串联信号控制端(VG_SE1-VB_SE1)的VG_SE1端子之间均串联有一栅极电阻RG，各所述MOSFET晶体管(M₁、M₂、…M_N)与串联信号控制端(VG_SE1-VB_SE1)的VB_SE1端子之间均串联有一衬底电阻RB。

图2为本实施例中的第一射频通路RF₁的仿真结果的示意图。

本实施例中，各并联支路中，各所述MOSFET晶体管的漏级与位于其前端的所述MOSFET晶体管的源极或与其所在的射频通路的射频信号端连接，各所述MOSFET晶体管的源极与位于其后端的MOSFET晶体管的漏级或接地端连接，各所述MOSFET晶体管的栅极和衬底则分别与对应的并信号控制端连接。当所述并联信号控制端输出高电平时，与其连接的各所述MOSFET晶体管均导通，从而使得这些所述MOSFET晶体管所在的所述并联支路导通，而当所述并联信号控制端输出低电平时，与其连接的各所述MOSFET晶体管均断开，从而使得这些所述MOSFET晶体管所在的所述并联支路断开。

如图1所示，以第一射频通路RF1为例，所述并联支路1包括L个依次串联的MOSFET晶体管(M_₁、M_₂、…M__L)，其中：MOSFET晶体管M_₁的漏级与射频通路RF1的射频信号端口连接，MOSFET晶体管M_₁的源极连接 MOSFET晶体管M_₂的漏级，MOSFET晶体管M_₂的源极连接MOSFET晶体管M_₃的漏级，….，MOSFET晶体管M__L的源极接地。L个MOSFET晶体管的栅极均与并联信号控制端(VG_SH1-VB_SH1)的VGSH1端连接，L个MOSFET晶体管的衬底则均与并联信号控制端(VG_SH1-VB_SH1)的VB_SH1端连接。

当并联信号控制端(VG_SH1-VB_SH1)输出高电平时，各所述MOSFET晶体管(M_₁、M_₂、…M__L)均导通，从而使得第一射频通路RF₁的并联支路1进入导通状态；而当并联信号控制端(VG_SH1-VB_SH1)输出低电平时，各所述MOSFET晶体管(M_₁、M_₂、…M__L)均断开，从而使得第一射频通路RF₁的并联支路1进入断开状态。

由于在并联支路1中增加MOSFET晶体管的数目并没有引入插入损耗，因此，为了提高并联支路1的耐压能力，可以根据需要增加并联支路1中的MOSFET晶体管的数目。

本实施例中，其他射频通路(RF₂，RF₃,RF₄)的串联支路(串联支路2、串联支路3、串联支路4)的连接方式与串联支路1基本相同，此处不再赘述，当然，其他串联支路所包括的MOSFET晶体管的数量可以与串联支路1所包括的MOSFET晶体管的数量可以相同，也可以不相同。

同样的，其他射频通路(RF₂，RF₃,RF₄)的并联支路(并联支路2、并联支路3、并联支路4)的构成及连接方式与并联支路1基本相同，此处不再赘述，当然，其他并联支路所包括的MOSFET晶体管的数量可以与并联支路1所包括的MOSFET晶体管的数量可以相同，也可以不相同。

本实施例中，各所述所述MOSFET晶体管(M_₁、M_₂、…M__L)与并联信号控制端(VG_SH1-VB_SH1)的VGSH1端子之间均串联有一个栅极电阻RG，各所述所述MOSFET晶体管(M_₁、M_₂、…M__L)与并联信号控制端(VG_SH1-VB_SH1)的VB_SH1端子之间均串联有一个衬底电阻RB。

上文对本实用新型进行了足够详细的具有一定特殊性的描述。所属领域内的普通技术人员应该理解，实施例中的描述仅仅是示例性的，在不偏离本实用新型的真实精神和范围的前提下做出所有改变都应该属于本实用新型的保护范围。本实用新型所要求保护的范围是由所述的权利要求书进行限定的，而不是由实施例中的上述描述来限定的。

Claims (8)

1.一种天线调谐电路，其特征在于，其包括:

天线；

多条射频通路，所述多条射频通路均包括一串联支路和一并联支路，所述串联支路的前端与其所在的所述射频通路的射频信号端口连接，所述串联支路的后端与所述天线连接，所述并联支路的前端与其所在的所述射频通路的射频信号端口连接，所述并联支路的后端接地；

所述串联支路和所述并联支路均包括多个从前至后依次串联的MOSFET晶体管；

当所述天线调谐电路被控制进入一种射频开关状态，使得一条所述射频通路中的串联支路导通、其余所述射频通路中的串联支路均断开，同步地，串联支路被导通的所述射频通路中的并联支路断开、其余所述射频通路中的并联支路导通。

2.如权利要求1所述的天线调谐电路，其特征在于，所述天线调谐电路包括多种射频开关状态，在不同的所述多种射频开关状态下，被导通的所述串联支路不同。

3.如权利要求1所述的天线调谐电路，其特征在于，所述多条射频通路均包括一串联信号控制端和一并联信号控制端，所述串联信号控制端与对应的所述串联支路连接并控制该所述串联支路的导通/断开，所述并联信号控制端与对应的所述并联支路连接并控制该所述并联支路的导通/断开。

4.如权利要求3所述的天线调谐电路，其特征在于：所述串联信号控制端和所述并联信号控制端通过输出高/低电平分别控制对应的所述串联支路和所述并联支路的导通/断开，当需要控制所述天线调谐电路进入一种所述射频开关状态时，对应的一个所述串联信号控制端输出高电平、其余的所述串联信号控制端均输出低电平，同步地，与输出高电平的所述串联信号控制端位于同一所述射频通路中的所述并联信号控制端输出低电平、其余的所述并联信号控制端均输出高电平。

5.如权利要求3所述的天线调谐电路，其特征在于：所述串联支路中，各所述MOSFET晶体管的漏极与位于其前端的所述MOSFET晶体管的源极或与其所在的所述射频通路的射频信号端口连接，各所述MOSFET晶体管的源极与位于其后端的所述MOSFET晶体管的漏级或所述天线连接，各所述MOSFET晶体管的栅极和衬底分别与对应的所述串联信号控制端连接，所述串联信号控制端控制各所述MOSFET晶体管的导通/断开；

所述串联支路中，各所述MOSFET晶体管的栅极宽度小于位于其后端的所述MOSFET晶体管的栅极宽度。

6.如权利要求5所述的天线调谐电路，其特征在于：各所述MOSFET晶体管的栅极与对应的所述串联信号控制端之间均串联有栅极电阻，各所述MOSFET晶体管的衬底与对应的所述串联信号控制端之间均串联有衬底电阻。

7.如权利要求3所述的天线调谐电路，其特征在于：所述并联支路中，各所述MOSFET晶体管的漏极与位于其前端的所述MOSFET晶体管的源极或与其所在的所述射频通路的射频信号端口连接，各所述MOSFET晶体管的源极与位于其后端的所述MOSFET晶体管的漏级或接地端连接，各所述MOSFET晶体管的栅极和衬底分别与对应的所述并联信号控制端连接。

8.如权利要求7所述的天线调谐电路，其特征在于：各所述MOSFET晶体管的栅极与对应的所述并联信号控制端之间均串联有栅极电阻，各所述MOSFET晶体管的衬底与对应的所述并联信号控制端之间均串联有衬底电阻。