CN206147603U - 一种可监控的信息处理装置 - Google Patents
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Abstract
本实用新型公开了一种可监控的信息处理装置,包括一FPGA,所述FPGA外挂4片CPU,所述CPU型号为MPC8640D,每片所述的CPU均通过SRIO总线、PCIE总线和GbE总线与VPX连接器连接,采用+0.95V内核电压,在同环境温度同主频工作情况下功耗较低,可靠性更高。FPGA外接的256MB FLASH更进一步增强了信息的读取能力,而与VPX连接器连接的SRIO总线、PCIE总线和GbE总线,使本实用新型内外数据交互速度高,从而更进一步的保障了本实用新型较强的信息处理能力。
Description
技术领域
本实用新型涉及通信数据处理技术领域,具体的涉及一种可监控的信息处理装置。
背景技术
随着电子信息技术的发展,对数据处理提出了更高的要求,如今已进入大数据时代,数据处理的可靠性、快速性越不越成为人们追求的目标。目前市场上处理数据能力较强的信息处理板功耗很大,工作过程中整板升温明显,保障处理板的使用安全,已成为亟待解决的问题。
发明内容
本实用新型的目的即在于克服现有技术的不足,提供一种可监控的信息处理装置,其信息处理能力强,且可实时监控整板各路电源电压、CPU内核温度及附近板温以及FPGA的内核温度,以使本实用新型安全使用,解决了强处理能力信息处理装置的使用安全性及稳定性的技术问题。
本实用新型的发明目的通过下述技术方案实现:
一种可监控的信息处理装置,包括一FPGA,所述FPGA内设置有温度模块,用于监测FPGA的内核温度,所述FPGA外挂4片CPU,所述CPU型号为MPC8640D,每片所述CPU均外挂一片温度传感芯片ADT7461,用于监测CPU的内核温度及附近板温、并将温度监测结果输出至FPGA,所述FPGA还外挂有一片电源监控芯片,用于监控整板各路电源电压,并根据FPGA输出的温度监测结果控制整板电源下电,监测信息通过FPGA引出的I2C总线传输,每片所述的CPU均通过SRIO总线、PCIE总线和GbE总线与VPX连接器连接,用于板内和板外的数据交互。
本实用新型由一片FPGA外接4片MPC8640D进行信息处理,MC8640支持1GHz处理能力,采用+0.95V内核电压,在同环境温度同主频工作情况下功耗较低,可靠性更高,而与VPX连接器连接的SRIO总线、PCIE总线和GbE总线,使本实用新型内外数据交互速度高,从而更进一步的保障了本实用新型较强的信息处理能力。
本实用新型将系统监控中的槽位号信号接入FPGA,FPGA根据槽位号确定模块的主从关系,两条I2C总线均由FPGA引出,I2C控制器及寄存器由FPGA逻辑实现。板内的温度检测点有4个MPC8640D内核温度及附近板温,FPGA内核温度及附近板温,MPC8640D内核温度由ADT7461温度传感芯片监测,此芯片可实时监测远端(MPC8640D内核)和附近板温,并且两个温度的报警值可软件设定,即可通过MPC8640D的I2C总线访问ADT7461的内部寄存器设定报警值,ADT7461的报警信号输出到电源控制芯片上,如果过温报警信号有效,电源控制芯片控制整板电源下电。FPGA的内核温度可由其内部温度监控模块输出,通过MPC8640D在FPGA内部设定一个报警温度值,由FPGA内部逻辑自行比较,若过温则输出有效报警信号到电源控制芯片上控制板电源下电。
进一步的,所述电源监控芯片为Lattice公司的ispPAC-POWR1014A,此芯片3.3V供电,具备10路电源实时监控,25个可编程宏单元,10路Open-Drain输出及I2C接口;可通过I2C接口读取10路输入电源任一路的电压值,并且能设置10路电源的过压和欠压比值,内部逻辑资源能控制10路输出信号控制整板的电源芯片。
进一步的,所述FPGA外接有256MB的FLASH,所述FLASH包括两片2片Spansion公司的S29GL01GP FLASH芯片,所述FPGA还分别与设置于前面板上的两个光电转换模块、调试串口和复位按键连接。FPGA外接的256MB FLASH更进一步增强了信息的读取能力,Flash的信号线全部接到FPGA,4个MPC8640D的LocalBus通过FPGA访问Flash。
进一步的,每片所述CPU均外挂两片DDR,每个所述DDR容量均为512MB。采用8片型号MT47H64M16-37E 的128MB DDR2,每4片一组组成64bit,每个处理核外挂1组,组成双通道DDR2,MT47H64M16-37E的最大时钟频率为333MHz。
进一步的,所述FLASH包括两片2片Spansion公司的S29GL01GP FLASH芯片,2片S29GL01GP FLASH芯片拼接为32bit宽度,容量≥256MB,提高了访问速度;Flash的信号线全部接到FPGA,4个MPC8640D的LocalBus通过FPGA访问Flash。
进一步的,所述SRIO总线包括TS1578芯片,所述TS1578芯片包括8路×4 SRIO接口,其中所述4路×4 SRIO接口分别与4片CPU连接,其余4路×4 SRIO接口与VPX连接器的P1口连接,所有路×4 SRIO接口均支持RapidIO 1.2规范,所有路×4 SRIO接口的默认线速为3.125Gbps。
进一步的,所述PCIE总线包括PEX8648芯片,所述PEX8648芯片包括6路×8 PCIE接口,其中所述4路×8 PCIE接口分别与4片CPU连接,1路×8 PCIE接口与VPX连接器的P5口连接,1路×8 PCIE接口与FPGA连接,所有路×8 PCIe接口均支持PCIe 1.0a规范,所有路×8PCIe接口的默认线速为2.5Gbps。
进一步的,所述GbE总线包括BCM5396芯片,所述BCM5396芯片至少包括13路千兆网口,其中4路千兆网口经PHY芯片后分别与4片CPU的RGMII接口连接, 4路千兆网口与VPX连接器的P2口连接,4路千兆网口与VPX连接器的P3口连接,1路千兆网口经PHY芯片后与前面板上的调试网口连接。
进一步的,所述调试网口为1路1000Base-T以太网接口。
进一步的,所述4片CPU各引出1路RGMII接口与VPX连接器的P2口连接。
进一步的,所述前面板上还设置有8个LED指示灯,所述调试串口为1路RS232异步串口,所述两个光电转换模块各包括1路光纤接口,所述光纤接口的默认线速为3.12Gbps。
本实用新型与现有技术相比,具有如下的优点和有益效果:
本实用新型由一片FPGA外接4片MPC8640D进行信息处理,MC8640支持1GHz处理能力,采用+0.95V内核电压,在同环境温度同主频工作情况下功耗较低,可靠性更高。FPGA外接的256MB FLASH更进一步增强了信息的读取能力,Flash的信号线全部接到FPGA,4个MPC8640D的LocalBus通过FPGA访问Flash,而与VPX连接器连接的SRIO总线、PCIE总线和GbE总线,使本实用新型内外数据交互速度高,从而更进一步的保障了本实用新型较强的信息处理能力。
附图说明
此处所说明的附图用来提供对本实用新型实施例的进一步理解,构成本申请的一部分,并不构成对本实用新型实施例的限定。在附图中:
图1为本实用新型一种实施方式的原理框图;
图2为本实用新型一种实施方式中监控系统原理图。
具体实施方式
为使本实用新型的目的、技术方案和优点更加清楚明白,下面结合实施例和附图,对本实用新型作进一步的详细说明,本实用新型的示意性实施方式及其说明仅用于解释本实用新型,并不作为对本实用新型的限定。
实施例1
如图1和图2所示,一种可监控的信息处理装置,包括一FPGA,所述FPGA内设置有温度模块,用于监测FPGA的内核温度,所述FPGA外挂4片CPU,所述CPU型号为MPC8640D,每片所述CPU均外挂一片温度传感芯片ADT7461,用于监测CPU的内核温度及附近板温、并将温度监测结果输出至FPGA,所述FPGA还外挂有一片电源监控芯片,用于监控整板各路电源电压,并根据FPGA输出的温度监测结果控制整板电源下电,监测信息通过FPGA引出的I2C总线传输,每片所述的CPU均通过SRIO总线、PCIE总线和GbE总线与VPX连接器连接,用于板内和板外的数据交互。
本实用新型由一片FPGA外接4片MPC8640D进行信息处理,MC8640支持1GHz处理能力,采用+0.95V内核电压,在同环境温度同主频工作情况下功耗较低,可靠性更高,而与VPX连接器连接的SRIO总线、PCIE总线和GbE总线,使本实用新型内外数据交互速度高,从而更进一步的保障了本实用新型较强的信息处理能力。
本实用新型将系统监控中的槽位号信号接入FPGA,FPGA根据槽位号确定模块的主从关系,两条I2C总线均由FPGA引出,I2C控制器及寄存器由FPGA逻辑实现。板内的温度检测点有4个MPC8640D内核温度及附近板温,FPGA内核温度及附近板温,MPC8640D内核温度由ADT7461温度传感芯片监测,此芯片可实时监测远端(MPC8640D内核)和附近板温,并且两个温度的报警值可软件设定,即可通过MPC8640D的I2C总线访问ADT7461的内部寄存器设定报警值,ADT7461的报警信号输出到电源控制芯片上,如果过温报警信号有效,电源控制芯片控制整板电源下电。FPGA的内核温度可由其内部温度监控模块输出,通过MPC8640D在FPGA内部设定一个报警温度值,由FPGA内部逻辑自行比较,若过温则输出有效报警信号到电源控制芯片上控制板电源下电。
实施例2:
本实施例是在上述实施例基础上做的进一步改进,如图1和图2所示,在本实施例中,电源监控芯片为Lattice公司的ispPAC-POWR1014A,此芯片3.3V供电,可通过电源转换芯片将其它电源转换为3.3V,此芯片具备10路电源实时监控,25个可编程宏单元,10路Open-Drain输出及I2C接口;可通过I2C接口读取10路输入电源任一路的电压值,并且能设置10路电源的过压和欠压比值,内部逻辑资源能控制10路输出信号控制整板的电源芯片。
实施例3:
本实施例是在上述实施例基础上做的进一步改进,如图1所示,在本实施例中,FPGA外接有256MB的FLASH,所述FLASH包括两片2片Spansion公司的S29GL01GP FLASH芯片,由此更进一步增强了信息的读取能力,Flash的信号线全部接到FPGA,4个MPC8640D的LocalBus通过FPGA访问Flash,FPGA还分别与设置于前面板上的两个光电转换模块、调试串口和复位按键连接。FPGA外接的256MB FLASH更进一步增强了信息的读取能力,Flash的信号线全部接到FPGA,4个MPC8640D的LocalBus通过FPGA访问Flash。
每片CPU均外挂两片DDR,每个所述DDR容量均为512MB。采用8片型号MT47H64M16-37E 的128MB DDR2,每4片一组组成64bit,每个处理核外挂1组,组成双通道DDR2,MT47H64M16-37E的最大时钟频率为333MHz。FLASH包括两片2片Spansion公司的S29GL01GPFLASH芯片,2片S29GL01GP FLASH芯片拼接为32bit宽度,容量≥256MB,提高了访问速度;Flash的信号线全部接到FPGA,4个MPC8640D的LocalBus通过FPGA访问Flash。
SRIO总线包括TS1578芯片, TS1578芯片包括8路×4 SRIO接口,其中4路×4 SRIO接口分别与4片CPU连接,其余4路×4 SRIO接口与VPX连接器的P1口连接,所有路×4 SRIO接口均支持RapidIO 1.2规范,默认线速为3.125Gbps。具体接线方式为:TSI578芯片的Port0接到CPU A的MPC8640D的SerDes2上,Port2接到CPU C的MPC8640D的SerDes2上,Port12接到CPU B的MPC8640D的SerDes2上,Port14接到CPU D的MPC8640D的SerDes2上;TSI578剩下的4个端口直接接到VPX的P1上。TSI578芯片的I2C接口、端口配置信号、复位信号及Powerdown信号接到FPGA上,方便FPGA配置及控制。TSI578芯片的SCLK时钟使用ICS841664芯片提供,此芯片能配置输出156.25MHz时钟,输出时钟抖动<1ps,满足TSI578的3ps时钟抖动要求。
PCIE总线包括PEX8648芯片, PEX8648芯片包括6路×8 PCIE接口,其中所述4路×8 PCIE接口分别与4片CPU连接,1路×8 PCIE接口与VPX连接器的P5口连接,1路×8 PCIE接口与FPGA连接,所有路×8 PCIe接口均支持PCIe 1.0a规范,默认线速为2.5Gbps。PEX8648芯片的Port9接到CPU A的MPC8640D的SerDes1上,Port8接到CPU B的MPC8640D的SerDes1上,Port12接到CPU C的MPC8640D的SerDes1上,Port13接到CPU D的MPC8640D的SerDes1上;剩下的Port1端口接到VPX的P5上,最后一个端口接到FPGA的PCIE端口上。PEX8648芯片外接一片SPI接口的Flash(AT25128)用于芯片的初始化配置。PEX8648芯片的I2C接口、端口配置信号及复位信号信号接到FPGA上,方便FPGA配置和控制。
GbE总线包括BCM5396芯片,BCM5396芯片至少包括13路千兆网口,其中4路千兆网口经PHY芯片后分别与4片CPU的RGMII接口连接,4路千兆网口与VPX连接器的P2口连接,4路千兆网口与VPX连接器的P3口连接,1路千兆网口经PHY芯片后与前面板上的调试网口连接。4片CPU各引出1路RGMII接口与VPX连接器的P2口连接。PEX8648芯片的Port9接到CPU A的MPC8640D的SerDes1上,Port8接到CPU B的MPC8640D的SerDes1上,Port12接到CPU C的MPC8640D的SerDes1上,Port13接到CPU D的MPC8640D的SerDes1上;剩下的Port1端口接到VPX的P5上,最后一个端口接到FPGA的PCIE端口上。PEX8648芯片外接一片SPI接口的Flash(AT25128)用于芯片的初始化配置。PEX8648芯片的I2C接口、端口配置信号及复位信号信号接到FPGA上,方便FPGA配置和控制。
实施例4:
本实施例是在上述实施例基础上做的进一步改进,如图1所示,在本实施例中,前面板上还设置有8个LED指示灯,调试网口为1路1000Base-T以太网接口,调试串口为1路RS232异步串口,两个光电转换模块各包括1路光纤接口,光纤接口的默认线速为3.12Gbps。
以上所述的具体实施方式,对本实用新型的目的、技术方案和有益效果进行了进一步详细说明,所应理解的是,以上所述仅为本实用新型的具体实施方式而已,并不用于限定本实用新型的保护范围,凡在本实用新型的精神和原则之内,所做的任何修改、等同替换、改进等,均应包含在本实用新型的保护范围之内。
Claims (10)
1.一种可监控的信息处理装置,其特征在于:包括一FPGA,所述FPGA内设置有温度模块,用于监测FPGA的内核温度,所述FPGA外挂4片CPU,所述CPU型号为MPC8640D,每片所述CPU均外挂一片温度传感芯片ADT7461,用于监测CPU的内核温度及附近板温、并将温度监测结果输出至FPGA,所述FPGA还外挂有一片电源监控芯片,用于监控整板各路电源电压,并根据FPGA输出的温度监测结果控制整板电源,监测信息通过FPGA引出的I2C总线传输,每片所述的CPU均通过SRIO总线、PCIE总线和GbE总线与VPX连接器连接,用于板内和板外的数据交互。
2.根据权利要求1所述的可监控的信息处理装置,其特征在于:所述电源监控芯片为Lattice公司的ispPAC-POWR1014A。
3.根据权利要求1所述的可监控的信息处理装置,其特征在于:所述FPGA外接有256MB的FLASH,所述FLASH包括两片2片Spansion公司的S29GL01GP FLASH芯片,所述FPGA还分别与设置于前面板上的两个光电转换模块、调试串口和复位按键连接。
4.根据权利要求1所述的可监控的信息处理装置,其特征在于:每片所述CPU均外挂两个DDR,每个所述DDR容量均为512MB。
5.根据权利要求1所述的可监控的信息处理装置,其特征在于:所述SRIO总线包括TS1578芯片,所述TS1578芯片包括8路×4 SRIO接口,其中所述4路×4 SRIO接口分别与4片CPU连接,其余4路×4 SRIO接口与VPX连接器的P1口连接,所有路×4 SRIO接口均支持RapidIO 1.2规范,所有路×4 SRIO接口的默认线速均为3.125Gbps。
6.根据权利要求5所述的可监控的信息处理装置,其特征在于:所述PCIE总线包括PEX8648芯片,所述PEX8648芯片包括6路×8 PCIE接口,其中所述4路×8 PCIE接口分别与4片CPU连接,1路×8 PCIE接口与VPX连接器的P5口连接,1路×8 PCIE接口与FPGA连接,所有路×8 PCIe接口均支持PCIe 1.0a规范,所有路×8 PCIe接口的默认线速均为2.5Gbps。
7.根据权利要求5所述的可监控的信息处理装置,其特征在于:所述GbE总线包括BCM5396芯片,所述BCM5396芯片至少包括13路千兆网口,其中4路千兆网口经PHY芯片后分别与4片CPU的RGMII接口连接,4路千兆网口与VPX连接器的P2口连接,4路千兆网口与VPX连接器的P3口连接,1路千兆网口经PHY芯片后与前面板上的调试网口连接。
8.根据权利要求7所述的可监控的信息处理装置,其特征在于:所述调试网口为1路1000Base-T以太网接口。
9.根据权利要求7所述的可监控的信息处理装置,其特征在于:所述4片CPU各引出1路RGMII接口与VPX连接器的P2口连接。
10.根据权利要求3所述的可监控的信息处理装置,其特征在于:所述前面板上还设置有8个LED指示灯,所述调试串口为1路RS232异步串口,所述两个光电转换模块各包括1路光纤接口,所述光纤接口的默认线速为3.12Gbps。
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CN106933165A (zh) * | 2017-05-05 | 2017-07-07 | 天津市英贝特航天科技有限公司 | 一种多路开关量输入输出的方法以及设备 |
CN111400211A (zh) * | 2020-04-07 | 2020-07-10 | 上海航天计算机技术研究所 | 基于PCIe总线的通信方法及系统 |
CN115022238A (zh) * | 2022-06-08 | 2022-09-06 | 华东计算技术研究所(中国电子科技集团公司第三十二研究所) | 星上多路以太网与srio接口的路由处理系统 |
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