CN205725668U - 数字幅频均衡功率放大器 - Google Patents

Abstract

本实用新型提供一种数字幅频均衡功率放大器，包括信道模拟电路，AD采样电路、FPGA处理器、DA转换电路、D类功率放大器，所述的信道模拟电路模拟实际信道产生的幅度波动，其输出与AD采样电路相连，AD采样电路与FPGA控制器相连，FPGA控制器与DA转换电路相连，DA转换电路与D类功率放大器相连；本实用新型通过数字均衡的方法，使均衡后的信号输出纹波更小，同时功率放大器的效率更高，实用性更强。

Description

数字幅频均衡功率放大器

技术领域

本实用新型属于功率放大器领域，尤其涉及一种基于FPGA为控制核心的数字幅频均衡功率放大器。

背景技术

所谓均衡是指对信道特性的均衡，即接收端的均衡器产生与信道特性相反的特性，用来减小或消除因信道的时变多径传播特性引起的码间干扰。在数字通信系统中插入一种可调滤波器。利用该滤波器可以校正和补偿系统特性，减少码间干扰的影响。这种起补偿作用的滤波器称为均衡器。均衡器从调整参数至形成收敛，整个过程是均衡器算法、结构和通信变化率的函数。均衡技术可以分为两大类：线性和非线性均衡。判决器决定了接收数字信号比特的值并应用门限电平来决定d(r)的值。如果d(r)没用在反馈路径中调整均衡器，均衡器就是线性的。另一方面，如果d(r)反馈回来调整均衡器，则为非线性均衡。

所谓数字均衡器，即数字滤波器，是指输入、输出均为数字信号，通过一定的预算关系改变输入信号所含的频率成分相对比例或滤除某些频率成分的器件。因此，数字滤波器的概念与模拟滤波器相同，只是信号形式和实现滤波方法不同。当用硬件实现一个数字滤波器时，所需要的元件是延时器、乘法器和加法器，当用软件实现一个数字滤波器是，它即是一段线性卷积程序。而模拟滤波器只能用硬件实现，其元件是R,L,C及运算放大器或开关电容。数字滤波器的可靠性和灵活性是模拟滤波器所不能比拟的。而且模拟滤波器受环境因素影响较大，品质因素Q(与带宽有关)固定，要达到高精度的要求，就要增加成本。而数字滤波器的带宽可以灵活地改变，无需对硬件进行修改，且受环境因素影响较小。

幅频均衡是指该系统可以抑制振幅失真,改善幅频特性,提高信号还原的保真度。具体结合本设计可以理解为：一个信号通过前置放大，无源带阻滤波器滤波，再经过数字幅频，改善幅频特性，减少信号失真，提高保真度，最后再经低频功率放大电路进行功率放大。

数字幅频均衡功率放大是指信号经过数字幅频均衡处理后，以某频率信号的输出信号电压幅度为基准，在某一通频带范围内的信号电压幅度波动，再通过功 率放大器放大。数字幅频均衡功率放大器能更好地对信号进行处理，信号保真度高，功率转换效率高，使产品具有更好的技术含量，提高产品的竞争力度。

在近代电信设备和各类控制系统中，幅频均衡器应用极为广泛，如语音处理、图像处理、通信、电视、雷达、声纳、生物医学信号处理、音乐等。除了以上领域，该技术在军事上被大量应用于导航、制导、电子对抗、战场侦察；在电力系统中被应用于能源分布规划和自动检测；在环境保护中被应用于对空气污染和噪声干扰的自动监测，在经济领域中被应用于股票市场预测和经济效益分析，等等。

目前对于幅频均衡功率放大器的设计，难点主要有两个，即幅频均衡结果仍然不够平坦，同时，功率放大器的效率不够高。采用何种方案以及方案的优劣直接决定了能够达到指标的高低和实现起来的难易程度。

实用新型内容

本实用新型针对现有技术的难点，提供一种数字幅频均衡功率放大器。

本实用新型的技术方案是：一种数字幅频均衡功率放大器，包括信道模拟电路，AD采样电路、FPGA处理器、DA转换电路、D类功率放大器，所述的信道模拟电路模拟实际信道产生的幅度波动，其输出与AD采样电路相连，AD采样电路与FPGA控制器相连，FPGA控制器与DA转换电路相连，DA转换电路与D类功率放大器相连。

进一步的，所述的信道模拟电路包括前级放大电路、带阻网络电路组成，前级放大电路与带阻网络电路串联连接。

进一步的，包括键盘和液晶显示器；所述的键盘和液晶显示器分别与FPGA控制器连接。

进一步的，所述的AD采样电路采用TI高性能AD转换器ADS8361，实现高精度采样；所述的AD转换器ADS8361采用CHB1通道输入，其他通道接地，所有数据均通过总线接到控制器，基准引脚REFIN和REFOUT均采用第十一电容C11和第十二电容C12进行滤波。

进一步的，所述的FPGA处理器采用altera公司的cyclone4系列的EP4CE40F23I7芯片。

进一步的，所述的DA转换电路包括DA转换器、基准电压产生电路；所述 的DA转换器采用TI的高性能DA转换器DAC8552，所述的DA转换器DAC8552的REF输出信号通过电阻R21和第十三电容C13和第十四C14进行滤波之后，进入DAC8552的基准输入端VREF，DA转换器的数据由FPGA以SPI协议写入；所述的基准电压产生电路包括基准芯片，所述的基准芯片采用TI高精度基准产生芯片REF5030。

进一步的，所述的D类功率放大器包括依次连接的三角波发生器、比较器、MOS管驱动电路、MOS管功率输出电路、无源低通滤波器；所述的比较器采用TLV3501比较器，MOS管驱动电路采用TPS28225实现，MOS管功率输出电路采用CSD19506实现，无源低通滤波器采用无源LC滤波器实现。

进一步的，所述的前级放大电路包括第一运算放大器、第二运算放大器、第一电阻R1至第四电阻R4；第一运算放大器通过第二电阻R2和第三电阻R3实现20倍放大；所述的第三电阻R3作为反馈电阻，接在第一运算放大器的6脚和2脚之间，第二电阻R2接在第一运算放大器2脚和地之间，第一运算放大器的7脚和4脚分别接电源正负电压，1、5、8脚悬空，输入端3脚接输入信号；所述的第二运算放大器通过第一电阻R1和第四R4实现电压的20倍放大，所述的第四电阻R4作为反馈电阻，接在第二运算放大器的6脚和2脚之间，第一电阻R1接在第二运算放大器2脚和地之间，第二运算放大器的7脚和4脚分别接电源正负电压，1、5、8脚悬空，输入端3脚与第一运算放大器的输出端6脚相连、并从第二运算放大器的6脚输出信号；所述的第一运算放大器和第二运算放大器的信号都从同相端输入并且第一运算放大器的输出和第二运算放大器的输入相连。

进一步的，所述的带阻网络电路包括恒流源、第十一电阻R11，第十二电阻R12，第十三电阻R13，第十四电阻R14，第十五电阻R15，第一电感L1，第二电感L2，第三电感L3，第一电容C1，第二电容C2，第三电容C3；

所述的带阻网络电路由第十一电阻R11，第十二电阻R12，第十三电阻R13，第十四电阻R14，第一电感L1，第二电感L2，第三电感L3，第一电容C1，第二电容C2，第三电容C3之间的串并联构成；所述的第一电感L1，第十一电阻R11，第一电容C1并联，且一端接第十四电阻R14，另一端接第十二电阻R12；所述的第二电感L2，第十二电阻R12，第二电容C2并联，且一端接第十一电阻 R11，另一端接第十五电阻R15；所述的第三电感L3，第三电容C3，第十三电阻R13串联，且一端接在第十一电阻R11和第十二电阻R12之间，另一端接地；

所述的恒流源与第十四电阻R14串联，一端接第十一电阻R11，另一端接地，二者两端电压V1构成带阻网络的输入端电压；第十五电阻R15一端接第十二电阻R12，另一端接地，两端电压V2构成带阻网络的输出端电压。

所述的FPGA处理器包括FIR滤波器，将输入的信号进行幅频均衡。

本实用新型相对于现有技术，通过数字均衡的方法，使均衡后的信号输出纹波更小，同时功率放大器的效率更高，实用性更强。

附图说明

图1为本实用新型实施例中的系统总体实现框图；

图2为本实用新型实施例中的前级放大电路示意图；

图3为本实用新型实施例中的带阻网络电路图；

图4为本实用新型实施例中的AD采样电路与转换电路图；

图5为本实用新型实施例中的D类功率放大器原理方框图；

图6为本实用新型实施例中的D类功率放大器各部分输出波形图；

图7为本实用新型实施例中的TLV3501比较器原理图；

图8为本实用新型实施例中采用的TPS28225的MOSFET管驱动电路图；

图9为本实用新型实施例中的D类功率放大器中的无源低通滤波器的电路图。

具体实施方式

本实用新型除了能稳定放大信号，系统输出带内平坦度高，同时信号保真度高，功率转换效率高。以下结合附图和实施例详细说明本实用新型的技术方案。

如图1所示，本实用新型所采用的技术方案是：一种数字幅频均衡功率放大器，包括信道模拟电路，AD采样电路、FPGA处理器、DA转换电路、D类功率放大器，所述的信道模拟电路模拟实际信道产生的幅度波动，其输出与AD采样电路相连，AD采样电路与FPGA控制器相连，FPGA控制器与DA转换电路相连，DA转换电路与D类功率放大器相连。本实用新型包括键盘和液晶显示器； 所述的键盘和液晶显示器分别与FPGA控制器连接。

所述的信道模拟电路包括前级放大电路、带阻网络电路组成，前级放大电路与带阻网络串联连接。

如图2所示，为了实现对小信号的幅度均衡，系统的信道模拟电路采用了TI高精度运算放大器OPA228实现了400倍电压放大。所述的前级放大电路包括第一运算放大器、第二运算放大器、第一电阻R1至第四电阻R4；第一运算放大器通过第二电阻R2和第三电阻R3实现20倍放大；所述的第三电阻R3作为反馈电阻，接在第一运算放大器的6脚和2脚之间，第二电阻R2接在第一运算放大器2脚和地之间，第一运算放大器的7脚和4脚分别接电源正负电压，1、5、8脚悬空，输入端3脚接输入信号；所述的第二运算放大器通过第一电阻R1和第四R4实现电压的20倍放大，所述的第四电阻R4作为反馈电阻，接在第二运算放大器的6脚和2脚之间，第一电阻R1接在第二运算放大器2脚和地之间，第二运算放大器的7脚和4脚分别接电源正负电压，1、5、8脚悬空，输入端3脚与第一运算放大器的输出端6脚相连、并从第二运算放大器的6脚输出信号；所述的第一运算放大器和第二运算放大器的信号都从同相端输入并且第一运算放大器的输出和第二运算放大器的输入相连。

如图3所示，带阻网络电路是实现信道模拟的主要电路，通过带阻网络的带阻特性，模拟实际信道对信号的衰减。其中，电感采用色环电感，电容采用铝电解电容，电阻采用碳膜贴片电阻。同时，输入输出均接一个600欧姆电阻，保证网络的输入输出阻抗恒定为600欧姆。

所述的带阻网络电路包括恒流源、第十一电阻R11，第十二电阻R12，第十三电阻R13，第十四电阻R14，第十五电阻R15，第一电感L1，第二电感L2，第三电感L3，第一电容C1，第二电容C2，第三电容C3；

所述的带阻网络由第十一电阻R11，第十二电阻R12，第十三电阻R13，第十四电阻R14，第一电感L1，第二电感L2，第三电感L3，第一电容C1，第二电容C2，第三电容C3之间的串并联构成；所述的第一电感L1，第十一电阻R11，第一电容C1并联，且一端接第十四电阻R14，另一端接第十二电阻R12；所述的第二电感L2，第十二电阻R12，第二电容C2并联，且一端接第十一电阻R11，另一端接第十五电阻R15；所述的第三电感L3，第三电容C3，第十三电阻R13 串联，且一端接在第十一电阻R11和第十二电阻R12之间，另一端接地；

所述的恒流源与第十四电阻R14串联，一端接第十一电阻R11，另一端接地，二者两端电压V1构成带阻网络的输入端电压；第十五电阻R15一端接第十二电阻R12，另一端接地，两端电压V2构成带阻网络的输出端电压。

如图4所示，所述的AD采样电路采用TI高性能AD转换器ADS8361，实现高精度采样；所述的AD转换器ADS8361采用CHB1通道输入，其他通道接地，所有数据均通过总线接到控制器，基准引脚REFIN和REFOUT均采用第十一电容C11和第十二电容C12进行滤波。

所述的DA转换电路包括DA转换器、基准电压产生电路；所述的DA转换器采用TI的高性能DA转换器DAC8552，所述的DA转换器DAC8552的REF输出信号通过第二十一电阻R21和第十三电容C13和第十四C14进行滤波之后，进入DAC8552的基准输入端VREF，DA转换器的数据由FPGA以SPI协议写入；所述的基准电压产生电路包括基准芯片，所述的基准芯片采用TI高精度基准产生芯片REF5030。

D类功率放大器是放大元件处于开关工作状态的一种放大模式。无信号输入时放大器处于截止状态，不耗电。工作时，靠输入信号让晶体管进入饱和状态，晶体管相当于一个接通的开关，把电源与负载直接接通。理想晶体管因为没有饱和压降而不耗电，实际上晶体管总会有很小的饱和压降而消耗部分电能。这种耗电只与管子的特性有关，而与信号输出的大小无关，所以特别有利于大功率的场合。本发明中设计的D类功率放大器原理如图5所示，采用三角波发生器生产三角波V1，三角波V1和输入信号Vi通过比较器进行SPWM调制，调制信号V2通过MOS管驱动电路之后，驱动MOS管功率输出电路进行功率输出得到V3，最后通过无源低通滤波器滤除载波，获得功率放大后的信号V0。各部分输出波形如图6所示，其中，Vi是信号的输入波形，V1是产生的三角波波形，V2是比较器SPWM调制之后的波形，V3是通过MOS管驱动电路和MOS管功率输出电路之后的波形，Vo是通过无源低通滤波电路滤波之后的波形。横坐标均为时间，纵坐标分别为Vi，V1，V2，V3，V0的电压值。

如图7所示，SPWM调制采用比较器实现，比较器则采用TI高速比较器TLV3501，延时时间4.5ns，轨到轨输出。电路如图7，三角波和正弦波分别接比 较器的同相输入端和反向输入端，比较器的供电采用0.1uF和2.2uF的电容去耦。具体连接方式为：TLV3501的1脚接正弦波V_IN，3脚接三角波V_REF，4脚与2脚相连并接地，6脚接电源V_s，5脚输出信号Vout，第二十一电容C21和第二十二电容C22均一端接地，另一端接电源Vs。

MOS管驱动电路采用TPS28225。该芯片是一款高频，有4A吸入电流的MOSFET驱动器，死区时间仅为15ns，栅极驱动电压范围4.5V-8V。因为TPS28225内置死区时间调节的电路，能将一个输入信号分成两路逻辑相反的栅极驱动输出，同时驱动两个N沟道的MOSFET管。所以这样就可以将TLV3501比较输出的SPWM波直接输入TPS28225而不用进行外置的死区时间调节，大大减少了电路的复杂程度。半桥的驱动输出如图8，该项为现有技术。

D类功率放大器的常用滤波形式如图9。LC构成巴特沃斯滤波器，其中第十一电感L11和第十一电感L12＝33μH，第三十三电容C33＝0.47μF，截止频率在28kHz。两个小电容第三十一电容C31＝第三十二电容C32＝0.1μF，这是为了滤除高频噪声而采用的。此项为现有技术。

系统的工作过程如下：首先，信号经过信道模拟电路进行信号放大与带阻滤波，输出信号通过FPGA处理器控制AD采样电路进行AD采样，把模拟信号转化为数字信号。信号进入FPGA处理器之后，通过FPGA处理器内部生产的FIR滤波器，将输入的信号进行幅频均衡，保证信号在一定的通频带内纹波足够小。经过均衡之后的信号通过DA转换电路，把信号还原为模拟信号。模拟信号通过D类功率放大器，把信号进行功率放大，最终驱动负载。

通过实际测试发现，系统的模拟信道部分，在700Hz附近带阻网络衰减达到最大，约为-15dB。通过幅频均衡之后，信号的带内纹波优于0.5dB，输出不失真功率可以高于20W，效率优于现有技术90％。

本文中所描述的具体实施例仅仅是对本实用新型精神作举例说明。本实用新型所属技术领域的技术人员可以对所描述的具体实施例做各种各样的修改或补充或采用类似的方式替代，但并不会偏离本实用新型的精神或者超越所附权利要求书所定义的范围。

Claims (10)

1.一种数字幅频均衡功率放大器，其特征在于：包括信道模拟电路，AD采样电路、FPGA处理器、DA转换电路、D类功率放大器，所述的信道模拟电路模拟实际信道产生的幅度波动，其输出与AD采样电路相连，AD采样电路与FPGA控制器相连，FPGA控制器与DA转换电路相连，DA转换电路与D类功率放大器相连。

2.根据权利要求1所述的数字幅频均衡功率放大器，其特征在于：所述的信道模拟电路包括前级放大电路、带阻网络电路组成，前级放大电路与带阻网络电路串联连接。

3.根据权利要求1所述的数字幅频均衡功率放大器，其特征在于：包括键盘和液晶显示器；所述的键盘和液晶显示器分别与FPGA控制器连接。

4.根据权利要求1所述的数字幅频均衡功率放大器，其特征在于：所述的AD采样电路采用TI高性能AD转换器ADS8361，实现高精度采样；所述的AD转换器ADS8361采用CHB1通道输入，其他通道接地，所有数据均通过总线接到控制器，基准引脚REFIN和REFOUT均采用第十一电容C11和第十二电容C12进行滤波。

5.根据权利要求1所述的数字幅频均衡功率放大器，其特征在于：所述的FPGA处理器采用altera公司的cyclone4系列的EP4CE40F23I7芯片。

6.根据权利要求1所述的数字幅频均衡功率放大器，其特征在于：所述的DA转换电路包括DA转换器、基准电压产生电路；所述的DA转换器采用TI的高性能DA转换器DAC8552，所述的DA转换器DAC8552的REF输出信号通过电阻R21和第十三电容C13和第十四C14进行滤波之后，进入DAC8552的基准输入端VREF，DA转换器的数据由FPGA以SPI协议写入；所述的基准电压产生电路包括基准芯片，所述的基准芯片采用TI高精度基准产生芯片REF5030。

7.根据权利要求1所述的数字幅频均衡功率放大器，其特征在于：所述的D类功率放大器包括依次连接的三角波发生器、比较器、MOS管驱动电路、MOS管功率输出电路、无源低通滤波器；所述的比较器采用TLV3501比较器，MOS管驱动电路采用TPS28225实现，MOS管功率输出电路采用CSD19506实现，无源低通滤波器采用无源LC滤波器实现。

8.根据权利要求2所述的数字幅频均衡功率放大器，其特征在于：所述的前级放大电路包括第一运算放大器、第二运算放大器、第一电阻R1至第四电阻R4；第一运算放大器通过第二电阻R2和第三电阻R3实现20倍放大；所述的第三电阻R3作为反馈电阻，接在第一运算放大器的6脚和2脚之间，第二电阻R2接在第一运算放大器2脚和地之间，第一运算放大器的7脚和4脚分别接电源正负电压，1、5、8脚悬空，输入端3脚接输入信号；所述的第二运算放大器通过第一电阻R1和第四R4实现电压的20倍放大，所述的第四电阻R4作为反馈电阻，接在第二运算放大器的6脚和2脚之间，第一电阻R1接在第二运算放大器2脚和地之间，第二运算放大器的7脚和4脚分别接电源正负电压，1、5、8脚悬空，输入端3脚与第一运算放大器的输出端6脚相连、并从第二运算放大器的6脚输出信号；所述的第一运算放大器和第二运算放大器的信号都从同相端输入并且第一运算放大器的输出和第二运算放大器的输入相连。

9.根据权利要求2所述的数字幅频均衡功率放大器，其特征在于：所述的带阻网络电路包括恒流源、第十一电阻R11，第十二电阻R12，第十三电阻R13，第十四电阻R14，第十五电阻R15，第一电感L1，第二电感L2，第三电感L3，第一电容C1，第二电容C2，第三电容C3；

所述的带阻网络电路由第十一电阻R11，第十二电阻R12，第十三电阻R13，第十四电阻R14，第一电感L1，第二电感L2，第三电感L3，第一电容C1，第二电容C2，第三电容C3之间的串并联构成；所述的第一电感L1，第十一电阻R11，第一电容C1并联，且一端接第十四电阻R14，另一端接第十二电阻R12；所述的第二电感L2，第十二电阻R12，第二电容C2并联，且一端接第十一电阻R11，另一端接第十五电阻R15；所述的第三电感L3，第三电容C3，第十三电阻R13串联，且一端接在第十一电阻R11和第十二电阻R12之间，另一端接地；

所述的恒流源与第十四电阻R14串联，一端接第十一电阻R11，另一端接地，二者两端电压V1构成带阻网络的输入端电压；第十五电阻R15一端接第十二电阻R12，另一端接地，两端电压V2构成带阻网络的输出端电压。

10.根据权利要求1所述的数字幅频均衡功率放大器，其特征在于：所述的FPGA处理器包括FIR滤波器，将输入的信号进行幅频均衡。