CN205319156U - 同面电极光电二极管阵列 - Google Patents

Abstract

公开了一种同面电极光电二极管阵列。在低电阻率衬底，高电阻率外延类型的外延硅片的顶侧，形成第一导电类型重掺杂区域和第二导电类型掺杂区域，分别为光电二极管的阴极和阳极。该结构包括在阳极和阴极之间形成的沟槽结构，该沟槽结构可由空隙、绝缘材料、传导结构、反射材料和离子注入构成；也可以包括在阳极和阴极下方形成第一导电类型重掺杂区域、绝缘隔离层或带绝缘层的传导结构等。

Description

同面电极光电二极管阵列

技术领域

本实用新型的实施例涉及光电二极管，具体涉及一种同面电极光电二极管阵列结构。

背景技术

半导体光电二极管阵列通过直接入射光线或者X射线在闪烁体中产生可见光线，与半导体中原子发生电离反应，从而产生非平衡载流子来检测入射光的。衡量光电二极管阵列性能的关键参数包括分辨率、信噪比、读出速度以及像素间电荷串扰等。此外，暗电流和单像素内部光线收集有源区的电荷收集均匀性也尤为重要。

实用新型内容

鉴于现有技术中的一个或多个问题，提出了同面电极光电二极管阵列及其制作方法。

在本实用新型的一个方面，提出了一种同面电极光电二极管阵列，包括多个同面电极光电二极管，每个同面电极光电二极管包括：第一导电型重掺杂半导体衬底；在第一导电型重掺杂半导体衬底上形成的第一导电型轻掺杂半导体层；在所述第一导电型轻掺杂半导体层的上部形成的第二导电型重掺杂半导体区域，其中所述第二导电型重掺杂半导体区域与所述第一导电型轻掺杂半导体层形成PN结二极管，并且第二电极从所述第二导电型重掺杂半导体层在光线入射侧引出；围绕所述第二导电型重掺杂半导体区域的第一导电型重掺杂半导体区域，并且第一电极从所述第一导电型重掺杂半导体区域在光线入射侧引出；以及设置在所述第二导电型重掺杂半导体区域和所述第一导电型重掺杂半导体区域之间的沟槽结构。

根据一些实施例，所述沟槽结构是由一种绝缘材料或多种复合绝缘材料，或光线反射材料填充沟槽而形成的。

根据一些实施例，所述沟槽结构是由与第一导电类型的重掺杂单晶半导体或多晶半导体材料填充沟槽而形成的。

根据一些实施例，所述沟槽结构包括且在所述沟槽周围形成第一导电型的重掺杂区域。

根据一些实施例，所述沟槽结构包括未填充的沟槽，且在沟槽底部及侧壁覆盖一层绝缘层、多层复合绝缘层或光线反射材料。

根据一些实施例，在沟槽周围形成第一导电型的重掺杂区域，在沟槽底部及侧壁覆盖一层绝缘层、多层复合绝缘层或光线反射材料。

根据一些实施例，所述沟槽结构包括沟槽，且在沟槽底部及侧壁覆盖一种绝缘材料，或多种复合绝缘材料，或光线反射材料，然后由单晶半导体材料或多晶半导体材料填充沟槽。

根据一些实施例，填充沟槽的单晶半导体材料或多晶半导体材料，相对于第二电极连接到高电位。

根据一些实施例，在第二导电型重掺杂半导体区域的上部形成较薄的第一导电型重掺杂区域或第二导电型轻掺杂区域，且四周被所述第二导电型重掺杂区域包围。

根据一些实施例，在所述第二导电型重掺杂区域下部形成连续第一导电类型重掺杂区域，或仅在第二导电类型重掺杂区域下方设置一段第一导电类型重掺杂区域。

根据一些实施例，在所述第二导电型重掺杂区域下面，形成连续的绝缘材料区域，或仅在所述第二导电型重掺杂区域下方设置一段绝缘材料区域。

根据一些实施例，所述第一导电型重掺杂区域形成为沟槽结构，向下延伸至所述第一导电型重掺杂区域或绝缘材料区域，并与之连接。

根据一些实施例，在所述第二导电型重掺杂区域下面，形成连续带绝缘层的传导结构，或仅在所述第二导电型重掺杂区域下方设置一段带绝缘层的传导结构，该传导结构由绝缘材料或半导体材料构成。

根据一些实施例，所述第一导电型重掺杂区域为沟槽结构，向下延伸至带绝缘层的传导结构中的半导体材料区域，并与之连接。

利用上述实施例的方案，能够在探测X射线时有效阻挡空穴载流子向非有源区扩散，提高有源区边缘位置的光响应及收集效率。

附图说明

根据以下结合附图的详细描述，本实用新型的以上及其其他目标、特征和优点将更明显，附图中：

图1A是描述本实用新型实施例的光电二极管的俯视图；

图1B是用以对所涉及的光电二极管的剖面A-A’结构进行说明的示意图；

图2是用以对第1、2实施方式所涉及的光电二极管的结构进行说明的示意图；

图3是用以对第3实施方式所涉及的光电二极管的结构进行说明的示意图；

图4是用以对第4实施方式所涉及的光电二极管的结构进行说明的示意图；

图5是用以对第5实施方式所涉及的光电二极管的结构进行说明的示意图；

图6是用以对第6实施方式所涉及的光电二极管的结构进行说明的示意图；

图7是用以对所涉及的光电二极管光线收集有源区边缘部分光响应进行说明的示意图；

图8是用以对所涉及的光电二极管光线收集有源区边缘部分收集效率进行说明的示意图。

图9是用以对第7实施方式所涉及的光电二极管的结构进行说明的示意图；

图10是用以对第8实施方式所涉及的光电二极管的结构进行说明的示意图；

图11是用以对第9实施方式所涉及的光电二极管的结构进行说明的示意图；

图12是用以对第10实施方式所涉及的光电二极管的结构进行说明的示意图；

图13是用以对第11实施方式所涉及的光电二极管的结构进行说明的示意图；

符号的说明

1.N+型半导体层，2.N-型半导体层，3.N+型半导体区域，4.P+型半导体区域，5.一层绝缘层、多层复合绝缘层或光线反射材料，6.空间电荷区，7.一层绝缘层、多层复合绝缘层或光线反射材料，或P+型半导体材料，8.空隙区域，10.N+或P+掺杂的单晶半导体材料或多晶半导体材料，11.较薄N+型半导体区域或P-型半导体区域，12.N+型半导体区域或二氧化硅、氮化硅等绝缘材料区域，13.N-型半导体层，14，二氧化硅、氮化硅等绝缘材料，15.单晶硅、多晶硅或锗等重掺杂半导体材料，16，二氧化硅、氮化硅等绝缘材料，21.N+型半导体区域引出电极，22.P+型半导体区域引出电极，31.N+型半导体区域，32.N+型半导体区域，34.一层绝缘层、多层复合绝缘层或光线反射材料。

具体实施方式

下面，将参考附图描述本实用新型的示范性实施例。如果对公知的功能或结构的描述使得本实用新型的主题不简洁，则将其省略。而且，为了清楚地说明的目的，附图中实处的部分被简化或放大。此处，特点层或区域的位置可以表示相对位置，但实际情况不一定与示意图中比例相同。参照图1～图13对实施方式所涉及的光电二极管结构特点进行说明。

本实用新型实施例的光电二极管阵列中，像素对应的光检测通道形成于第一导电类型的外延硅片中。该外延硅片为低电阻率衬底，高电阻率外延类型的外延硅片。包括：第一导电类型的离子注入，在硅外延片表面形成重掺杂区域，具有使通过被检测光的入射而产生的多数载流子进行收集区域；第二导电类型的离子注入，在硅外延片表面形成重掺杂区域，与第一导电类型的外延片形成PN结，并且按照光检测通道的方式设置其对应的注入位置，具有使通过被检测光的入射而产生的少数载流子进行收集区域，该区域为光线收集有源区。该两种导电类型重掺杂区域不能够相邻放置，以防止发生遂穿效应，而其间则为半导体基板的高阻外延材料。该光电二极管阵列的PN结可以工作在反偏模式，在像素中的光线收集有源区附近形成反偏条件下较宽的空间电荷区；光电二极管阵列的PN结也可以工作在零偏模式，在像素中的光线收集有源区附近形成零偏条件下较窄的内建空间电荷区。

光线通过入射窗口进入到硅半导体中，在光线收集有源区中同硅原子发生碰撞电离，从而产生电子空穴对，电子会在内建电场或外加偏置电场条件下，向第一导电类型重掺杂区域漂移或扩散，最终被收集；而空穴会在内建电场或外加偏置电场条件下，向第二导电类型重掺杂区域漂移或扩散，最终被收集，从而读出电信号。考虑到PN结电容效应，第一导电类型和第二导电类型掺杂区域间距可能较大，像素有源区边缘位置激发的载流子很容易被光电二极管阵列中的临近像素收集；此外也可能被硅体中陷阱或缺陷所捕获。

例如，同面电极光电二极管阵列包括多个同面电极光电二极管，每个同面电极光电二极管包括：第一导电型重掺杂半导体衬底；在第一导电型重掺杂半导体衬底上形成的第一导电型轻掺杂半导体层；在第一导电型轻掺杂半导体层的上部形成的第二导电型重掺杂半导体区域，其中所述第二导电型重掺杂半导体区域与所述第一导电型轻掺杂半导体层形成PN结二极管，并且第二电极从所述第二导电型重掺杂半导体层在光线入射侧引出；围绕所述第二导电型重掺杂半导体区域的第一导电型重掺杂半导体区域，并且第一电极从所述第一导电型重掺杂半导体区域在光线入射侧引出；以及设置在所述第二导电型重掺杂半导体区域和所述第一导电型重掺杂半导体区域之间的沟槽结构。

图1A和1B给出了所涉及的光电二极管阵列的单个元胞结构，其中图1A示出了俯视图，图1B示出了沿着图1A的剖面线A-A’得到的剖面图。该光电二极管结构制作在N型外延片上，该N型外延片包含N+型半导体衬底区域1及N-型外延半导体衬底区域2。这里N+型半导体衬底区域厚度范围是300～575μm左右，电阻率为0.002～0.005Ω.cm，N-型外延半导体区域厚度范围是20～100μm左右，电阻率为1kΩ.cm左右。本公开方案中，所谓“高杂质浓度(重掺杂)”，例如是指杂质浓度为1×10¹⁷cm^-3左右以上，且对导电类型附加“+”表示。所谓“低杂质浓度(轻掺杂)”，例如是指杂质浓度为1×10¹⁷cm^-3左右以下，且对导电类型附加“-”表示。作为N型杂质，存在磷(P)或砷(As)等，作为P型杂质，存在硼(B)等。

在N-型外延半导体区域2上侧形成N+型半导体区域3，和P+型半导体区域4。这样P+型半导体区域4和N-型外延半导体区域2形成了PN结。N+型半导体区域3厚度范围是0.5～3μm左右，P+型半导体区域4厚度范围是0.2～1μm左右，N+型半导体区域3与P+型半导体区域4间距约10～100μm左右。在N+型半导体区域3和P+型半导体区域4之间通过刻蚀与填充，形成沟槽7，沟槽深度在4～20μm左右。在光电二极管表面淀积一层绝缘层、多层复合绝缘层或光线反射材料5，厚度范围在50～200nm左右，用以隔离外界杂质进入硅半导体基板，此外，可作为金属电极绝缘物。此外，根据光学及绝缘物特性，还可设计为抗光线反射增透膜。N+型半导体区域3通过金属电极21引出，P+型半导体区域4过金属电极22引出。在光电二极管处于零偏置或反向偏置条件下，光电二极管内部像素的PN结位置会形成空间电荷区6，由于P+型半导体区域的杂质浓度远大于N-型外延半导体区域2，因此空间电荷区主要向N-型外延半导体区域2中扩展，且扩展宽度随反偏电压的增大而增大。

图2给出了第1实施方式所涉及的光电二极管的结构图。光电二极管阵列的光线收集有源区仅为P+型半导体区域4的正下方所形成的空间电荷区6，而，N+型半导体区域3与P+型半导体区域4间距区域则为电荷收集的过度区域，并非电荷收集的有源区。而N+型半导体区域3上的金属电极21引出则阻挡光线的入射，因此也不是电荷收集的有源区。当光线入射到P+型半导体区域4中，即光线收集有源区中，会在N-型外延半导体区域2及P+型半导体区域4中激发大量电子空穴对，由于光线波长范围在200～600nm，所以在N-型外延半导体区域2中的吸收深度较浅。电子载流子在内建电场或外加电场的作用下，向N+型半导体区域3方向漂移，最终被金属电极21收集。空穴载流子在内建电场和外加电场的作用下，向P+型半导体区域4方向漂移，最终被金属电极22收集，并作为信号输出。但由于N-型外延半导体区域2中存在陷阱，因此空穴载流子寿命较小，部分空穴载流子会被陷阱所捕获。有源区中心附近产生的空穴载流子更容易被P+型半导体区域4所收集，而在有源区边缘附近和非有源区中产生的空穴载流子，还可能被临近像素收集或临近像素中的陷阱所捕获。

在第1实施例的光电二极管阵列中，在该两种导电类型重掺杂区域之间的高阻半导体外延材料上，形成沟槽结构，且以氧化硅、氮化硅等，一种绝缘材料，或多种复合绝缘材料，或光线反射材料填充。当光线入射到有源区边缘位置时，激发的部分空穴载流子会向非有源区扩散和移动，离被收集的有源区距离增大，增加了被硅体陷阱捕获的概率。通过物理隔离，可以有效阻挡空穴载流子向非有源区扩散，提高有源区边缘位置的光响应及收集效率，进而平衡像素有源区不同位置的电荷收集一致性。

例如，在N+型半导体区域3和P+型半导体区域4之间通过刻蚀与填充，形成沟槽7，且以氧化硅、氮化硅等，一种绝缘材料，或多种复合绝缘材料，或光线反射材料填充。当光线入射到有源区边缘或非有源区位置时，激发产生的部分空穴载流子会向非有源区扩散和移动，离P+型半导体区域4的距离增大。增加了被硅体陷阱捕获的概率。通过在N+型半导体区域3和P+型半导体区域4之间形成沟槽结构，构成了对空穴载流子范围控制，有效阻止部分空穴载流子信号的丢失，增大空穴载流子被有源区收集的概率，提高有源区边缘位置的光响应及收集效率，进而平衡像素有源区不同位置的电荷收集一致性。

在第2实施例的光电二极管阵列中，在该两种导电类型重掺杂区域之间的高阻半导体外延材料上，形成沟槽结构，可以由第一导电类型重掺杂单晶半导体或多晶半导体填充。通过物理隔离，可以有效阻挡空穴载流子向非有源区扩散，此外，第一导电类型重掺杂区域有利于推动到达此处的空穴载流子向相反方向(即有源区方向)扩散，从而提高有源区边缘位置的光响应及收集效率。

如图2所示，在N+型半导体区域3和P+型半导体区域4之间通过刻蚀与填充，形成沟槽7，可以由N+型单晶半导体或多晶半导体填充沟槽7。这里，填充到沟槽中的P+型单晶半导体或多晶半导体没有电极引出，在结构中相当于悬浮状态，当空穴载流子扩散或漂移到P+型半导体结构边缘时，会在物理结构隔离及能带的驱动下，推动到达此处的空穴载流子向相反方向(即有源区方向)扩散，从而提高有源区边缘位置的光响应及收集效率。

图3是用以对第3实施方式所涉及的光电二极管的结构进行说明的示意图。在第3实施例的光电二极管阵列中，在该两种导电类型重掺杂区域之间的高阻半导体外延材料上，形成沟槽结构，可以由氧化硅、氮化硅等，一种绝缘材料，或多种复合绝缘材料，或光线反射材料填充，且在沟槽周围形成与外延片掺杂类型相同的重掺杂区域。通过物理隔离，可以有效阻挡空穴载流子向非有源区扩散，此外，第一导电类型重掺杂区域有利于推动到达此处的空穴载流子向相反方向(即有源区方向)扩散，从而提高有源区边缘位置的光响应及收集效率。

如图3所示，在N+型半导体区域3和P+型半导体区域4之间通过刻蚀与填充，形成沟槽7，然后进行N+离子注入，在沟槽底部及侧壁形成一层N+型半导体区域31。该N+型半导体区域31厚度在0.1～1μm左右。然后以氧化硅、氮化硅等，一种绝缘材料，或多种复合绝缘材料，或光线反射材料填充。当空穴载流子扩散或漂移到N+型半导体结构31边缘时，会在沟槽物理结构隔离及能带的驱动下，推动到达此处的空穴载流子向相反方向(即有源区方向)扩散，进而提高有源区边缘位置的光响应及收集效率。

图4是用以对第4实施方式所涉及的光电二极管的结构进行说明的示意图。在第4实施例的光电二极管阵列，在该两种导电类型重掺杂区域之间的高阻半导体外延材料上，形成沟槽结构，可以由空隙结构构成，且在空隙底部及侧壁覆盖一层绝缘层、多层复合绝缘层或光线反射材料。通过物理隔离，可以有效阻挡空穴载流子向非有源区扩散，从而提高有源区边缘位置的光响应及收集效率。

如图4所示，在N+型半导体区域3和P+型半导体区域4之间通过刻蚀与填充，形成沟槽，然后在沟槽底部及侧壁生长氧化硅、氮化硅等，一种绝缘材料，或多种复合绝缘材料，或光线反射材料5。而沟槽则为空隙结构8。氧化硅、氮化硅等一种绝缘材料、多种复合绝缘材料或光线反射材料5厚度范围在0.1～1μm左右。沟槽空隙结构可以很好地限制空穴载流子在半导体基板外延层2中的活动范围，有效阻止部分空穴载流子信号的丢失，增大空穴载流子被有源区收集的概率，提高有源区边缘位置的光响应及收集效率，进而平衡像素有源区不同位置的电荷收集一致性。

图5是用以对第5实施方式所涉及的光电二极管的结构进行说明的示意图。在第5实施例的光电二极管阵列中，在该两种导电类型重掺杂区域之间的高阻半导体外延材料上，形成沟槽结构，可以由空隙结构构成，在空隙底部及侧壁覆盖一层绝缘层，或多层复合绝缘层，或光线反射材料，且在沟槽周围形成与外延片掺杂类型相同的重掺杂区域。通过物理隔离，可以有效阻挡空穴载流子向非有源区扩散，此外，第二导电类型重掺杂区域提高了沟槽区域的空穴能带，有利于推动到达此处的空穴载流子向相反方向(即有源区方向)扩散。

如图5所示，在N+型半导体区域3和P+型半导体区域4之间通过刻蚀与填充，形成沟槽，然后进行N+离子注入，在沟槽底部及侧壁形成一层N+型半导体区域32。该N+型半导体区域32厚度在0.1～1μm左右。然后在沟槽底部及侧壁生长氧化硅、氮化硅等一种绝缘材料、多种复合绝缘材料或光线反射材料32。而沟槽则为空隙结构8。当空穴载流子扩散或漂移到N+型半导体结构32边缘时，会在沟槽空隙物理结构隔离及能带的驱动下，推动到达此处的空穴载流子向相反方向(即有源区方向)扩散，进而提高有源区边缘位置的光响应及收集效率。

图6是用以对第6实施方式所涉及的光电二极管的结构进行说明的示意图。在第6实施例的光电二极管阵列中，在该两种导电类型重掺杂区域之间的高阻半导体外延材料上，形成沟槽结构，可以在沟槽底部及侧壁覆盖一层绝缘层，或多层复合绝缘层，或光线反射材料，然后由单晶半导体材料或多晶半导体材料填充沟槽。通过物理隔离，可以有效阻挡空穴载流子向非有源区扩散，此外，该单晶半导体材料或多晶半导体材料，相对于第二导电电极(光线收集对应的重掺杂区域引出电极)可以连接到零点位，悬浮态，或高电位，通过引入外加电场，有利于推动到达此处的空穴载流子向相反方向(即有源区方向)扩散，从而提高有源区边缘位置的光响应及收集效率。

如图6所示，在N+型半导体区域3和P+型半导体区域4之间通过刻蚀与填充，形成沟槽，然后在沟槽底部及侧壁生长氧化硅、氮化硅等，一种绝缘材料，或多种复合绝缘材料，或光线反射材料34。可以由N+或P+型单晶半导体或多晶半导体10填充沟槽空隙，且该N+或P+型单晶或多晶半导体10将有外加电位控制，可以为零偏，悬浮态，或者正向偏置。当该N+或P+型单晶或多晶半导体10为正向偏置时，会在半导体内部由N+或P+型单晶或多晶半导体10到P+型半导体区域4方向，产生电场，从而当空穴载流子扩散或漂移到氧化硅、氮化硅等，一种绝缘材料，或多种复合绝缘材料，或光线反射材料34边缘时，会在沟槽空隙物理结构隔离及电场的驱动下，推动到达此处的空穴载流子向相反方向(即有源区方向)扩散，进而提高有源区边缘位置的光响应及收集效率。

图7和图8给出了有沟槽(第1实施方式)和无沟槽结构的光电二极管器件中，光线在像素有源区边缘不同入射位置时对应的光响应及光电收集效率。由对比结果可见，沟槽隔离结构可以改善像素有源区边缘位置空穴载流子的收集概率，提高有源区边缘位置的光响应及收集效率，进而平衡像素不同位置的电荷收集一致性。

图9是用以对第7实施方式所涉及的光电二极管的结构进行说明的示意图。在第7实施例的光电二极管阵列中，在光线收集有源区顶层生成较薄的第一导电类型重掺杂区域，或者为第二导电类型轻掺杂区域。由于在工艺加工过程中，器件表面容易引入缺陷或者离子等杂质，而这些缺陷会形成捕获中心，降低电极对电荷的收集量。在第二导电类型重掺杂区域的顶层生成较薄的第一导电类型重掺杂区域，可以控制像素零偏或反偏时，内部空间电荷区边界的上限不会达到半导体表面，降低空穴电荷被结构缺陷捕获的概率。在第二导电类型重掺杂区域的顶层生成较薄的第二导电类型轻掺杂区域，可以抑制空穴扩漂移到器件表面，从而降低空穴电荷被结构缺陷捕获的概率。

如图9所示，在P+型半导体区域4的顶层，通过离子注入形成较薄的N+型半导体区域11，该区域被P+型半导体区域4所包围。这样N+型半导体区域11、P+型半导体区域4和N-型半导体基板外延层2，构成了N+/P+/N-结构，且无论像素结构在零偏或反偏时，P+半导体区域4内侧形成的空间电荷区上边界，被限制在像素器件表面以下，降低空穴电荷被器件表面缺陷捕获的概率。此外，可以通过控制离子注入能量的方式，在P+型半导体区域4的顶层，形成较薄P-型半导体区域11，该区域被P+型半导体区域4所包围。这样无论像素结构在零偏或反偏时，这样P-型半导体区域11、P+型半导体区域4和N-型半导体基板外延层2，构成了P-/P+/N-结构，内建电场可以抑制空穴扩漂移到器件表面，从而降低空穴电荷被结构缺陷捕获的概率。

图10是用以对第8实施方式所涉及的光电二极管的结构进行说明的示意图。在第10实施例的光电二极管阵列中，在第二导电类型重掺杂区域和第一导电类型重掺杂区域下方设置一层第一导电类型重掺杂区域，或仅在第二导电类型重掺杂区域下方设置一段第一导电类型重掺杂区域。该第一导电类型重掺杂区域可以为单晶硅、多晶硅或者锗等半导体。该结构可以减薄电荷敏感区，降低空穴电荷被下方的第一导电类型轻掺杂区域的陷阱捕获。电位相当的第一导电类型重掺杂区域会推动空穴电荷向第二导电类型重掺杂区域漂移，降低电荷收集时间。此外，减薄的第一导电类型轻掺杂区域增大了两电极间的有效电阻，进一步降低暗电流。另外，像素中的第一导电类型重掺杂区域可以为沟槽结构，延伸到该层第一导电类型重掺杂区域，完全隔离像素间结构，进一步降低像素间电荷串扰效应。这里，该层第一导电类型重掺杂区域可以更替为二氧化硅或氮化硅等绝缘材料。

如图10所示，半导体基板的衬底1可以为N+型区域，也可以为N-型区域。该实施方式在像素的N+型半导体区域3和P+型半导体区域4的下方5～20μm的位置，设置一层N+型半导体区域12，可以为单晶硅、多晶硅或者锗等半导体材料。这样像素中的N+型半导体区域3和N+型半导体区域12电势相当。当像素处于零偏或者反偏时，光子在N-型半导体区域13内激发的电子空穴对在内建电场或外加电场的驱动作用下，分别向N+型半导体区域3和P+型半导体区域4漂移。N+型半导体区域12、N-型半导体区域13和P+型半导体区域4构成N+/N-/P+结构，N+型半导体区域12会推动空穴载流子向上侧的P+型半导体区域4方向(即有源区方向)扩散，进而降低空穴电荷收集时间。此外，N+型半导体区域12限制了N-型半导体区域13内激发电荷向N-型半导体区域2中扩散，降低了电荷被N-型半导体区域2中陷阱捕获的概率。另外，由于N+型半导体区域12将有效电荷收集区域减薄到N-型半导体区域13，而电极N+型半导体区域3和P+型半导体区域4为横向结构，因此该结构相当于增大了N+型半导体区域3和P+型半导体区域4间有效电阻，从而进一步降低像素的暗电流。该实施方案中N+型半导体区域12可以为整体连续结构，也可以只在P+型半导体区域4下方设置，具体尺寸可根据需要设计调整。

在第8实施方式中，半导体基板的衬底1可以为N+型区域，也可以为N-型区域(即1和2区域为同一类型区域的高阻半导体晶圆片)。该实施方式在像素的N+型半导体区域3和P+型半导体区域4的下方5～15μm的位置，设置一层二氧化硅或氮化硅等绝缘材料12，这样整个半导体可以为绝缘体上硅(SOI)晶圆片。二氧化硅或氮化硅等绝缘材料12限制了N-型半导体区域13内激发电荷向N-型半导体区域2中扩散，降低了电荷被N-型半导体区域2中陷阱捕获的概率。另外，由于二氧化硅或氮化硅等绝缘材料12将有效电荷收集区域减薄到N-型半导体区域13，而电极N+型半导体区域3和P+型半导体区域4为横向结构，因此该结构相当于增大了N+型半导体区域3和P+型半导体区域4间有效电阻，从而进一步降低像素的暗电流。该实施方案中氧化硅或氮化硅等绝缘材料12可以为整体连续结构，也可以只在P+型半导体区域4下方设置，具体尺寸可根据需要设计调整。

图11是用以对第9实施方式所涉及的光电二极管的结构进行说明的示意图。在第10实施例的光电二极管阵列中，在第二导电类型重掺杂区域和第一导电类型重掺杂区域下方设置一层带绝缘层的传导结构，或仅在第二导电类型重掺杂区域下方设置一段带绝缘层的传导结构。该带绝缘层的传导结构可以由二氧化硅或氮化硅等绝缘材料，重掺杂单晶硅或多晶硅或者锗等半导体材料，和二氧化硅或氮化硅等绝缘材料构成。该带绝缘层的传导结构电位可以独立控制。该带绝缘层的传导结构可以减薄电荷敏感区，降低空穴电荷被下方的第一导电类型轻掺杂区域的陷阱捕获。电位相同的第一导电类型重掺杂区和传导层结构会推动空穴电荷向第二导电类型重掺杂区域漂移，降低电荷收集时间。此外，减薄的第一导电类型轻掺杂区域增大了两电极间的有效电阻，进一步降低暗电流。另外，像素中的第一导电类型重掺杂区域可以为沟槽结构，延伸到带绝缘层的传导结构中的重掺杂单晶硅或多晶硅或者锗等半导体材料，完全隔离像素间结构，降低像素间电荷串扰效应。

如图11所示，半导体基板的衬底1可以为N+型区域。该实施方式在像素的N+型半导体区域3和P+型半导体区域4的下方5～15μm的位置，设置一层N+型半导体区域12，可以为单晶硅、多晶硅或者锗等半导体材料。且N+型半导体区域3为沟槽结构，延伸到N+型半导体区域12，这样像素中的N+型半导体区域3和N+型半导体区域12电势分布相同。当像素处于零偏或者反偏时，光子在N-型半导体区域13内激发的电子空穴对在内建电场或外加电场的驱动作用下，分别向N+型半导体区域3和P+型半导体区域4漂移。此外N+型半导体区域12、N-型半导体区域13和P+型半导体区域4构成N+/N-/P+结构，N+型半导体区域12会推动空穴载流子向上侧的P+型半导体区域4方向(即有源区方向)扩散，进而降低空穴电荷收集时间。并且沟槽结构的N+型半导体区域3和二氧化硅或氮化硅等绝缘材料12将像素和像素结构完全隔离，进一步抑制像素间的电荷串扰效应。此外，N+型半导体区域12限制了N-型半导体区域13内激发电荷向N-型半导体区域2中扩散，降低了电荷被N-型半导体区域2中陷阱捕获的概率。另外，由于N+型半导体区域12将有效电荷收集区域减薄到N-型半导体区域13，而电极N+型半导体区域3和P+型半导体区域4为横向结构，因此该结构相当于增大了N+型半导体区域3和P+型半导体区域4间有效电阻，从而降低像素的暗电流。该实施方案中N+型半导体区域12可以为整体连续结构，也可以只在P+型半导体区域4下方设置，具体尺寸可根据需要设计调整。

在第9实施方式中，半导体基板的衬底1可以为N+型区域，也可以为N-型区域(即1和2区域为同一类型区域的高阻半导体晶圆片)。该实施方式在像素的N+型半导体区域3和P+型半导体区域4的下方5～15μm的位置，设置一层二氧化硅或氮化硅等绝缘材料12，这样整个半导体可以为绝缘体上硅(SOI)晶圆片。且N+型半导体区域3为沟槽结构，延伸到二氧化硅或氮化硅等绝缘材料12，沟槽结构的N+型半导体区域3和二氧化硅或氮化硅等绝缘材料12将像素和像素结构完全隔离，进一步抑制像素间的电荷串扰效应。二氧化硅或氮化硅等绝缘材料12限制了N-型半导体区域13内激发电荷向N-型半导体区域2中扩散，降低了电荷被N-型半导体区域2中陷阱捕获的概率。另外，由于二氧化硅或氮化硅等绝缘材料12将有效电荷收集区域减薄到N-型半导体区域13，而电极N+型半导体区域3和P+型半导体区域4为横向结构，因此该结构相当于增大了N+型半导体区域3和P+型半导体区域4间有效电阻，从而进一步降低像素的暗电流。该实施方案中氧化硅或氮化硅等绝缘材料12可以为整体连续结构，也可以只在P+型半导体区域4下方设置，具体尺寸可根据需要设计调整。

图12给出了第10实施方式。第10实施方式中，半导体基板的衬底1可以为N+型区域，也可以为N-型区域。该实施方式在像素的N+型半导体区域3和P+型半导体区域4的下方5～15μm的位置，设置一层带有绝缘层的传导结构，分别为二氧化硅或氮化硅绝缘层14、重掺杂单晶硅或多晶硅或者锗等半导体材料15、二氧化硅或氮化硅绝缘层16。这样整体为双层绝缘体上硅(DSOI)晶圆片结构。这样重掺杂单晶硅或多晶硅或者锗等半导体材料15可以独立电位控制，调制N-型半导体区域13内的电场分布。当像素处于零偏或者反偏时，光子在N-型半导体区域13内激发的电子空穴对在内建电场或外加电场的驱动作用下，分别向N+型半导体区域3和P+型半导体区域4漂移。重掺杂单晶硅或多晶硅或者锗等半导体材料15会推动空穴载流子向上侧的P+型半导体区域4方向(即有源区方向)扩散，进而降低空穴电荷收集时间。此外，带有绝缘层的传导结构限制了N-型半导体区域13内激发电荷向N-型半导体区域2中扩散，降低了电荷被N-型半导体区域2中陷阱捕获的概率。另外，由于带有绝缘层的传导结构将有效电荷收集区域减薄到N-型半导体区域13，而电极N+型半导体区域3和P+型半导体区域4为横向结构，因此该结构相当于增大了N+型半导体区域3和P+型半导体区域4间有效电阻，从而进一步降低像素的暗电流。该实施方案中带有绝缘层的传导结构14、15和16可以为整体连续结构，也可以只在P+型半导体区域4下方设置，具体尺寸可根据需要设计调整。

图13给出了第11实施方式。第11实施方式中，半导体基板的衬底1可以为N+型区域，也可以为N-型区域。该实施方式在像素的N+型半导体区域3和P+型半导体区域4的下方5～15μm的位置，设置一层带有绝缘层的传导结构，分别为二氧化硅或氮化硅绝缘层14、重掺杂单晶硅或多晶硅或者锗等半导体材料15、二氧化硅或氮化硅绝缘层16。这样整体为双层绝缘体上硅(DSOI)晶圆片结构。且N+型半导体区域3为沟槽结构，延伸到重掺杂单晶硅或多晶硅或者锗等半导体材料15，沟槽结构的N+型半导体区域3和带有绝缘层的传导结构将像素和像素结构完全隔离，进一步抑制像素间的电荷串扰效应。这样重掺杂单晶硅或多晶硅或者锗等半导体材料15和N+型半导体区域3电位相同，可以通过电位控制N+型半导体区域3，调制N-型半导体区域13内的电场分布。当像素处于零偏或者反偏时，光子在N-型半导体区域13内激发的电子空穴对在内建电场或外加电场的驱动作用下，分别向N+型半导体区域3和P+型半导体区域4漂移。重掺杂单晶硅或多晶硅或者锗等半导体材料15会推动空穴载流子向上侧的P+型半导体区域4方向(即有源区方向)扩散，进而降低空穴电荷收集时间。此外，带有绝缘层的传导结构限制了N-型半导体区域13内激发电荷向N-型半导体区域2中扩散，降低了电荷被N-型半导体区域2中陷阱捕获的概率。另外，由于带有绝缘层的传导结构将有效电荷收集区域减薄到N-型半导体区域13，而电极N+型半导体区域3和P+型半导体区域4为横向结构，因此该结构相当于增大了N+型半导体区域3和P+型半导体区域4间有效电阻，从而进一步降低像素的暗电流。该实施方案中带有绝缘层的传导结构14、15和16可以为整体连续结构，也可以只在P+型半导体区域4下方设置，具体尺寸可根据需要设计调整。

本实用新型上述实施例的光电二极管阵列，主要应用在200～600nm波长、X射线探测器中(通过CsI等闪烁体而放射550nm左右波长光)，且主要在硅外延片表面5微米深度以内吸收，因此沟槽隔离结构，第一导电重掺杂层，绝缘材料层，和带绝缘层的传导结构的深度可控制在5～20μm之间。在该情况下，如上所述，可确保沟槽结构的作用效果。

此外，根据本实用新型实施例的光电二极管阵列工作在200～600nm波长范围内，像素有源区的光线吸收有较好的一致性，降低像素暗电流，加快像素电荷收集速率。

尽管为了说明的目的已经描述了本实用新型的示范性实施例，但本领域的技术人员应该了解的是，可以进行各种修改、组合、添加和替换，而不是脱离权利要求书所公开的本实用新型的范围和精神。

Claims (14)

1.一种同面电极光电二极管阵列，其特征在于，包括多个同面电极光电二极管，每个同面电极光电二极管包括：

第一导电型重掺杂半导体衬底；

在第一导电型重掺杂半导体衬底上形成的第一导电型轻掺杂半导体层；

在所述第一导电型轻掺杂半导体层的上部形成的第二导电型重掺杂半导体区域，其中所述第二导电型重掺杂半导体区域与所述第一导电型轻掺杂半导体层形成PN结二极管，并且第二电极从所述第二导电型重掺杂半导体层在光线入射侧引出；

围绕所述第二导电型重掺杂半导体区域的第一导电型重掺杂半导体区域，并且第一电极从所述第一导电型重掺杂半导体区域在光线入射侧引出；以及

设置在所述第二导电型重掺杂半导体区域和所述第一导电型重掺杂半导体区域之间的沟槽结构。

2.如权利要求1所述的同面电极光电二极管阵列，其特征在于，所述沟槽结构是由一种绝缘材料或多种复合绝缘材料，或光线反射材料填充沟槽而形成的。

3.如权利要求1所述的同面电极光电二极管阵列，其特征在于，所述沟槽结构是由与第一导电类型的重掺杂单晶半导体或多晶半导体材料填充沟槽而形成的。

4.如权利要求2所述的同面电极光电二极管阵列，其特征在于，所述沟槽结构包括且在所述沟槽周围形成第一导电型的重掺杂区域。

5.如权利要求1所述的同面电极光电二极管阵列，其特征在于，所述沟槽结构包括未填充的沟槽，且在沟槽底部及侧壁覆盖一层绝缘层、多层复合绝缘层或光线反射材料。

6.如权利要求5所述的同面电极光电二极管阵列，其特征在于，在沟槽周围形成第一导电型的重掺杂区域，在沟槽底部及侧壁覆盖一层绝缘层、多层复合绝缘层或光线反射材料。

7.如权利要求1所述的同面电极光电二极管阵列，其特征在于，所述沟槽结构包括沟槽，且在沟槽底部及侧壁覆盖一种绝缘材料，或多种复合绝缘材料，或光线反射材料，然后由单晶半导体材料或多晶半导体材料填充沟槽。

8.如权利要求7所述的同面电极光电二极管阵列，其特征在于，填充沟槽的单晶半导体材料或多晶半导体材料，相对于第二电极连接到高电位。

9.如权利要求1所述的同面电极光电二极管阵列，其特征在于，在第二导电型重掺杂半导体区域的上部形成较薄的第一导电型重掺杂区域或第二导电型轻掺杂区域，且四周被所述第二导电型重掺杂区域包围。

10.如权利要求1所述的同面电极光电二极管阵列，其特征在于，在所述第二导电型重掺杂区域下部形成连续第一导电类型重掺杂区域，或仅在第二导电类型重掺杂区域下方设置一段第一导电类型重掺杂区域。

11.如权利要求1所述的同面电极光电二极管阵列，其特征在于，在所述第二导电型重掺杂区域下面，形成连续的绝缘材料区域，或仅在所述第二导电型重掺杂区域下方设置一段绝缘材料区域。

12.如权利要求10或11所述的同面电极光电二极管阵列，其特征在于，所述第一导电型重掺杂区域形成为沟槽结构，向下延伸至所述第一导电型重掺杂区域或绝缘材料区域，并与之连接。

13.如权利要求1所述的同面电极光电二极管阵列，其特征在于，在所述第二导电型重掺杂区域下面，形成连续带绝缘层的传导结构，或仅在所述第二导电型重掺杂区域下方设置一段带绝缘层的传导结构，该传导结构由绝缘材料或半导体材料构成。

14.如权利要求13所述的同面电极光电二极管阵列，其特征在于，所述第一导电型重掺杂区域为沟槽结构，向下延伸至带绝缘层的传导结构中的半导体材料区域，并与之连接。