CN205265901U - 一种多路音频解码系统 - Google Patents
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Abstract
本实用新型公开一种多路音频解码系统，包括主控芯片和若干个解码芯片，所述主控芯片分别与若干个解码芯片电连接，通过SPI的片选信号分别控制解码芯片的运作。本实用新型实现了同时播放多路音乐，并且每路播放相互独立，互不影响，播放效果好。
Description
技术领域
本实用新型涉及音频编解码技术领域，具体涉及一种多路音频解码系统。
背景技术
在音频编解码技术领域，现有技术提供的一般为独立的MP3设备，上面只有一个解码芯片，音频文件被解码后，通过喇叭或者耳机，把声音播放处理。单个的MP3一次只能播放一首歌曲，无法实现同时播放多首歌曲。现有技术多是基于VS1003或者VS1053的一路播放MP3设备，且多在单片机上进行，还没有研发出可同时播放多路音乐的系统。
实用新型内容
本实用新型的目的是解决现有技术的缺陷，提供一种可独立播放多路音乐的音频解码系统，采用的技术方案如下：
一种多路音频解码系统，包括主控芯片和若干个解码芯片，所述主控芯片分别与若干个解码芯片电连接，通过SPI的片选信号分别控制解码芯片的运作。
本系统基于linux操作系统，解码芯片在linux操作系统中被注册为独立的设备，每个解码芯片独立运作。主控芯片通过SPI的片选信号分别控制解码芯片的运作，通过选择不同的解码芯片，可以同时播放不同的歌曲。
作为优选，本实用新型中，所述解码芯片共有四个。
作为优选，所述主控芯片为RK3188瑞芯微芯片，所述解码芯片为VS1053解码芯片。
RK3188瑞芯微芯片只有2个SPI总线，每条总线只有2个片选，所以共有4个片选，但由于VS1053解码芯片的串行数据接口（SDI）和串行命令接口（SCI）通信速率相差较大，一个VS1053解码芯片就需要2个片选，即一条总线控制，如此，RK3188最多只能控制2个VS1053解码芯片。本实用新型中，把4个片选用来作为解码芯片片选，数据片选通过GPIO控制实现，从而达到了4个片选控制4个VS1053设备的要求。四个解码芯片在linux操作系统中被注册为独立的设备，每个解码芯片独立运作。主控芯片通过SPI的片选信号分别控制解码芯片的运作，通过选择不同的解码芯片，可以同时播放四路不同的歌曲。
作为优选，第一解码芯片和第二解码芯片与主控芯片上的SPI0总线电连接，具体为：所述第一解码芯片和第二解码芯片的输出SO与SPI0的主输入从输出MISO电连接、输入SI与SPI0的主输出从输入MOSI电连接、时钟SCLK与SPI0的同步时钟SCK电连接、复位RST与SPI0的第一通用输入输出GPIO1电连接，所述第一解码芯片的数据请求DREQ管脚与SPI0的第二通用输入输出GPIO2电连接、片选CS与SPI0的片选信号SPI0CS0电连接、数据片选DCS与SPI0的第三通用输入输出GPIO3电连接，所述第二解码芯片的数据请求DREQ管脚与SPI0的第五通用输入输出GPIO5电连接、数据片选DCS与SPI0的第四通用输入输出GPIO4电连接、片选CS与SPI0的片选信号SPI0CS1电连接。
作为优选，第三解码芯片和第四解码芯片与主控芯片上的SPI1总线电连接，具体为：所述第三解码芯片和第四解码芯片的输出SO与SPI1的主输入从输出MISO电连接、输入SI与SPI1的主输出从输入MOSI电连接、时钟SCLK与SPI1的同步时钟SCK电连接、复位RST与SPI1的第六通用输入输出GPIO6电连接，所述第三解码芯片的数据请求DREQ管脚与SPI1的第七通用输入输出GPIO7电连接、片选CS与SPI1的片选信号SPI1CS0电连接、数据片选DCS与SPI1的第八通用输入输出GPIO8电连接，所述第四解码芯片的数据请求DREQ管脚与SPI1的第十通用输入输出GPIO10电连接、数据片选DCS与SPI1的第九通用输入输出GPIO9电连接、片选CS与SPI1的片选信号SPI1CS1电连接。
与现有技术相比，本实用新型的有益效果：本实用新型实现了同时播放多路音乐，并且每路播放相互独立，互不影响，播放效果好。
附图说明
图1是本实用新型实施例的结构示意图；
图2是本实用新型实施例的结构示意图。
具体实施方式
下面结合附图和实施例对本实用新型作进一步详细描述。
实施例：
如图1和图2所示，一种多路音频解码系统，包括RK3188瑞芯微芯片、第一解码芯片VS1053-0、第二解码芯片VS1053-1、第三解码芯片VS1053-2和第四解码芯片VS1053-3，所述主控芯片分别与四个解码芯片电连接，通过SPI的片选信号控制解码芯片的运作。
RK3188瑞芯微芯片只有2个SPI总线，每条总线只有2个片选，所以共有4个片选，但由于VS1053解码芯片的串行数据接口（SDI）和串行命令接口（SCI）通信速率相差较大，一个VS1053解码芯片就需要2个片选，即一条总线控制，如此，RK3188最多只能控制2个VS1053解码芯片。本实施例中，把4个片选用来作为解码芯片片选，数据片选通过GPIO控制实现，从而达到了4个片选控制4个VS1053设备的要求。四个解码芯片在linux操作系统中被注册为独立的设备，每个解码芯片独立运作。主控芯片通过SPI的片选信号分别控制解码芯片的运作，通过选择不同的解码芯片，可以同时播放四路不同的歌曲。
如图1所示，所述第一解码芯片VS1053-0和第二解码芯片VS1053-1与RK3188瑞芯微芯片上的SPI0总线电连接，具体为：所述第一解码芯片VS1053-0和第二解码芯片VS1053-1的输出SO与SPI0的主输入从输出MISO电连接、输入SI与SPI0的主输出从输入MOSI电连接、时钟SCLK与SPI0的同步时钟SCK电连接、复位RST与SPI0的第一通用输入输出GPIO1电连接，所述第一解码芯片VS1053-0的数据请求DREQ管脚与SPI0的第二通用输入输出GPIO2电连接、片选CS与SPI0的片选信号SPI0CS0电连接、数据片选DCS与SPI0的第三通用输入输出GPIO3电连接，所述第二解码芯片VS1053-1的数据请求DREQ管脚与SPI0的第五通用输入输出GPIO5电连接、数据片选DCS与SPI0的第四通用输入输出GPIO4电连接、片选CS与SPI0的片选信号SPI0CS1电连接。
第一解码芯片VS1053-0和第二解码芯片VS1053-1共用MISO、MOSI、SCK信号，片选信号SPI0CS0控制VS1053-0，片选信号SPI0CS1控制VS1053-1，GPIO2和GPIO5分别控制2个设备的数据请求DREQ信号，GPIO3和GPIO4分别控制第一解码芯片VS1053-0和第二解码芯片VS1053-1的数据片选信号。
如图2所示，所述第三解码芯片VS1053-2和第四解码芯片VS1053-3与RK3188瑞芯微芯片上的SPI1总线电连接，具体为：所述第三解码芯片VS1053-2和第四解码芯片VS1053-3的输出SO与SPI1的主输入从输出MISO电连接、输入SI与SPI1的主输出从输入MOSI电连接、时钟SCLK与SPI1的同步时钟SCK电连接、复位RST与SPI1的第六通用输入输出GPIO6电连接，所述第三解码芯片VS1053-2的数据请求DREQ管脚与SPI1的第七通用输入输出GPIO7电连接、片选CS与SPI1的片选信号SPI1CS0电连接、数据片选DCS与SPI1的第八通用输入输出GPIO8电连接，所述第四解码芯片VS1053-3的数据请求DREQ管脚与SPI1的第十通用输入输出GPIO10电连接、数据片选DCS与SPI1的第九通用输入输出GPIO9电连接、片选CS与SPI1的片选信号SPI1CS1电连接。
第三解码芯片VS1053-2和第四解码芯片VS1053-3共用MISO、MOSI、SCK信号，片选信号SPI1CS0控制VS1053-2，片选信号SPI1CS1控制VS1053-3，GPIO7和GPIO10分别控制2个设备的数据请求DREQ信号，GPIO8和GPIO9分别控制2个设备的数据片选信号。
Claims (5)
1.一种多路音频解码系统，包括主控芯片和若干个解码芯片，所述主控芯片分别与若干个解码芯片电连接，通过SPI的片选信号分别控制解码芯片的运作。
2.根据权利要求1所述的一种多路音频解码系统，其特征在于，所述解码芯片共有四个。
3.根据权利要求2所述的一种多路音频解码系统，其特征在于，所述主控芯片为RK3188瑞芯微芯片，所述解码芯片为VS1053解码芯片。
4.根据权利要求3所述的一种多路音频解码系统，其特征在于，第一解码芯片和第二解码芯片与主控芯片上的SPI0总线电连接，具体为：所述第一解码芯片和第二解码芯片的输出SO与SPI0的主输入从输出MISO电连接、输入SI与SPI0的主输出从输入MOSI电连接、时钟SCLK与SPI0的同步时钟SCK电连接、复位RST与SPI0的第一通用输入输出GPIO1电连接，所述第一解码芯片的数据请求DREQ管脚与SPI0的第二通用输入输出GPIO2电连接、片选CS与SPI0的片选信号SPI0CS0电连接、数据片选DCS与SPI0的第三通用输入输出GPIO3电连接，所述第二解码芯片的数据请求DREQ管脚与SPI0的第五通用输入输出GPIO5电连接、数据片选DCS与SPI0的第四通用输入输出GPIO4电连接、片选CS与SPI0的片选信号SPI0CS1电连接。
5.根据权利要求4所述的一种多路音频解码系统，其特征在于，第三解码芯片和第四解码芯片与主控芯片上的SPI1总线电连接，具体为：所述第三解码芯片和第四解码芯片的输出SO与SPI1的主输入从输出MISO电连接、输入SI与SPI1的主输出从输入MOSI电连接、时钟SCLK与SPI1的同步时钟SCK电连接、复位RST与SPI1的第六通用输入输出GPIO6电连接，所述第三解码芯片的数据请求DREQ管脚与SPI1的第七通用输入输出GPIO7电连接、片选CS与SPI1的片选信号SPI1CS0电连接、数据片选DCS与SPI1的第八通用输入输出GPIO8电连接，所述第四解码芯片的数据请求DREQ管脚与SPI1的第十通用输入输出GPIO10电连接、数据片选DCS与SPI1的第九通用输入输出GPIO9电连接、片选CS与SPI1的片选信号SPI1CS1电连接。
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2015
- 2015-11-03 CN CN201520866769.1U patent/CN205265901U/zh active Active
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