CN204965405U - 一种与8位微处理器应用系统连接的定时器ip核 - Google Patents

Abstract

一种与8位微处理器应用系统连接的定时器IP核，包括数据输入输出与命令字分解存储控制模块，脉冲12分频器，定时处理控制模块，定时器溢出标志控制模块和输入门控选择控制模块；本实用新型应用FPGA设计定时器IP核硬连接控制电路，定时器IP核有14个16位定时器，其中12个能够组成6个32位定时器，一个命令字设置工作模式，定时基准时钟分频倍数选择，另一个命令字控制工作状态；本实用新型除8位微处理器对定时器进行功能和状态设置、定时参数传输、读定时当前值的操作之外，不占用8位微处理器程序执行时间；每个16位/32位定时器具有自动重新装载定时参数功能，提高了定时精度；能够满足数量众多定时器定时与定时控制系统的需求。

Description

一种与8位微处理器应用系统连接的定时器IP核

技术领域

本实用新型涉及一种与8位微处理器应用系统连接的定时器IP核，尤其涉及一种基于FPGA并行处理的特点，应用FPGA设计硬连接电路组成的能够与8位微处理器应用系统连接的定时器IP核。

背景技术

在大规模时间顺序控制或其它需要应用众多定时器的8位微处理器应用系统中，将使用大量的定时器，扩展定时器个数有三种实现方式：第一种方式是应用微处理器中的一个定时器的定时时间作为基准时间，采用定时中断方式编程，设置定时倍数变量，该定时倍数变量也是扩展定时器的标识变量，编程方法主要有2种，第1种方法是执行一次基准定时器中断服务函数定时倍数变量加1，并与设置的基准定时倍数值比较，如果定时倍数变量已达到设置的基准定时倍数值，对定时倍数变量清0，然后执行该扩展定时器定时时间到的程序；或专门设置一个扩展定时器的标识变量，当定时倍数变量已达到设置的基准定时倍数值时，对定时倍数变量清0，置1定时器的标识变量，在主函数的程序中判断该定时器的标识变量是否为“1”，如果是，则清0该定时器的标识变量，执行一次该扩展定时器定时时间到的处理函数；第二种方式是微处理器与定时器扩展芯片连接，目前定时器芯片主要有82C54，可以扩展3个16位定时器；

以上二种实现方式存在如下不足之处：

1．应用基准定时器的定时中断方法，CPU响应和退出基准定时器中断服务程序占用CPU运行时间；定时基准时间越小，比如1ms，定时器系统需要扩展的定时器越多，将占用CPU运行时间越长，对其它程序模块的执行速度产生严重的影响，定时精度不高；

2．第二种方式采用微处理器外扩专用定时器芯片，所需的定时器越多，外扩专用定时器芯片就越多，8位微处理器应用系统的电路规模就越大；

第三种方式是采用不可编程的硬件定时，其每个定时器用独立的硬件电路实现；采用这种方式实现定时功能，所需的定时器越多，电路规模就越大，且维护工作量大。

发明内容

本实用新型的目的在于充分应用FPGA的并行处理功能，提供一种基于FPGA的与8位微处理器应用系统连接的定时器IP核，该定时器IP核内部有14个16位定时器，也可以应用12个16位定时器设置成为6个32位定时器，每个16位定时器或32位定时器输出溢出信号，能够编程设置门控信号控制定时器的工作，定时器的工作模式，选择四种定时计数的分频倍数，该定时器IP核具有定时精度高、只需要经过初始化编程的两条命令设置每个定时器的工作运行方式，定时过程不占用8位微处理器程序执行的时间，能够实现对数量多达14个16位定时器或2个16位定时器和6个32位定时器的定时与定时控制等优点，以克服已有定时方式实现技术所存在的不足。

为解决上述技术问题，本实用新型采取的技术方案是：一种与8位微处理器应用系统连接的定时器IP核，其特征在于：该定时器IP核包括数据输入输出与命令字分解存储控制模块，脉冲12分频器，定时处理控制模块，定时器溢出标志控制模块，输入门控选择控制模块；

所述数据输入输出与命令字分解存储控制模块与8位微处理器应用系统、定时处理控制模块、定时器溢出标志控制模块和输入门控选择控制模块连接；

所述脉冲12分频器还与8位微处理器应用系统和定时处理控制模块连接；

所述定时处理控制模块还与8位微处理器应用系统、定时器溢出标志控制模块和输入门控选择控制模块连接；

所述数据输入输出与命令字分解存储控制模块在输入的片选信号为低电平的条件下，如果写信号有效，按照8位微处理器应用系统给定的定时器或定时器命令字的地址，获得定时器运行的工作模式分频倍数编码命令字，状态控制命令字，16位定时器或32位定时器的定时参数，并按照定时参数、定时器编号、工作模式分频倍数编码和状态控制分别予以存储和输出，还输出写工作模式分频倍数编码命令字信号、写状态控制命令字信号和写定时器参数信号；如果读信号有效向8位微处理器应用系统传输定时器实时定时值；

所述脉冲12分频器对8位微处理器应用系统的时钟脉冲进行分频，其输出作为定时处理控制模块的定时器定时控制操作的基准时钟脉冲；

所述定时处理控制模块在写工作模式分频倍数编码命令字信号的作用下，按照定时器编号存储该定时器的工作模式，基准时钟分频倍数的编码值；在写状态控制命令字信号的作用下，按照定时器编号存储该定时器的状态控制信号；在写定时器参数信号的作用下，按照定时器编号存储该定时器的定时参数；所述定时处理控制模块定时器IP核外部输入的时钟脉冲CLKⅡ控制定时处理控制模块的运行，按照脉冲12分频器输出的一个基准时钟脉冲周期完成所有定时器的一次定时处理，包括每个定时器的状态控制处理，工作模式的判断处理，按照每个16位/32位定时器设置的基准时钟倍数值对每个16位/32位定时器的实时定时参数值进行加1操作，产生溢出时，对实时定时参数值自动重装载定时参数，并输出溢出标志信号；在数据输入输出与命令字分解存储控制模块输入的片选信号为低电平的条件下，如果读信号有效，按照8位微处理器应用系统给定的定时器的地址，直接读出该定时器的实时定时参数值经数据输入输出与命令字分解存储控制模块传输到8位微处理器应用系统的数据总线，16位定时器的实时定时参数需要分时两次予以读出，32位定时器的实时定时参数需要分时四次予以读出；在8位微处理器应用系统输出的复位信号作用下，停止所有定时器的定时操作；

所述定时器溢出标志控制模块输出16位/32位定时器的高电平有效地溢出信号；定时处理控制模块输出的16位定时器的溢出信号由低电平变换为高电平时，存储该定时器溢出标志为高电平；如果该定时器溢出标志为高电平，清溢出标志由高电平转换为低电平，存储该定时器溢出标志为低电平；在写工作模式分频倍数编码命令字信号的作用下，定时器溢出标志控制模块按照寄存器编号存储32位定时器工作模式的信息，封锁该32位定时器低16位的溢出信息保持为低电平；

所述输入门控选择控制模块在写工作模式分频倍数编码命令字信号作用下，按照定时器编号存储该定时器的工作模式，根据该定时器工作模式所确定的门控功能要求和输入的门控电平，控制输入门控选择控制模块输出的门控信号。

其进一步技术方案是：所述数据输入输出与命令字分解存储控制模块包括8位双向数据选通三态门组，读写信号控制模块，定时参数寄存器，定时器编号寄存器，工作模式分频倍数编码寄存器，状态控制寄存器；

所述8位双向数据选通三态门组分别与8位微处理器应用系统、读写信号控制模块、定时参数寄存器、定时器编号寄存器，工作模式分频倍数编码寄存器，状态控制寄存器和定时处理控制模块连接；

所述读写信号控制模块还与8位微处理器应用系统、定时参数寄存器、定时器编号寄存器，工作模式分频倍数编码寄存器，状态控制寄存器、定时处理控制模块、定时器溢出标志控制模块和输入门控选择控制模块连接；

所述定时参数寄存器还与定时处理控制模块连接；

所述定时器编号寄存器还与8位微处理器应用系统、定时处理控制模块、定时器溢出标志控制模块和输入门控选择控制模块连接；

所述工作模式分频倍数编码寄存器还与8位微处理器应用系统、定时处理控制模块、定时器溢出标志控制模块和输入门控选择控制模块连接；

所述状态控制寄存器还与8位微处理器应用系统、定时处理控制模块和定时器溢出标志控制模块连接；

所述数据输入输出与命令字分解存储控制模块的读写信号控制模块在片选信号为低电平的条件下，如果写信号有效，发出8位双向数据选通三态门组写信号，选通8位微处理器应用系统数据总线的数据输入；产生写定时器编号信号，并判断输入的地址值，如果是定时器参数的地址值，将该地址值写入定时器编号寄存器，产生写定时器参数信号，将数据总线的数据写入定时参数寄存器；如果是定时器命令字地址，将数据总线的第2位~第5位数据写入定时器编号寄存器，命令字地址是0EH或0FH，设置第3位定时器编号值S3为0，否则设置为1；如果是命令字低8位地址，则命令字是工作模式分频倍数编码命令字，产生写工作模式分频倍数编码命令字信号，将数据总线的第0位、第1位、第6位和第7位写入工作模式分频倍数编码寄存器；如果是命令字高8位地址，则命令字是状态控制命令字，产生写状态控制命令字信号，将数据总线的第0位、第1位和第7位写入状态控制寄存器；如果读信号有效，发出8位双向数据选通三态门组读信号，将定时处理控制模块的定时器IP核内部输出数据总线的数据传输到8位微处理器应用系统的数据总线。

其更进一步技术方案是：所述定时处理控制模块包括定时器定时控制操作模块，地址选通控制Ⅰ，8位定时参数双端口存储器，地址选通控制Ⅱ，8位定时实时参数双端口存储器，地址选通控制Ⅲ，4位工作模式分频倍数编码双端口存储器,地址选通控制Ⅳ，3位状态控制双端口存储器；

所述定时器定时控制操作模块分别与脉冲12分频器、定时器溢出标志控制模块、定时器溢出标志控制模块、地址选通控制Ⅰ、8位定时参数双端口存储器、地址选通控制Ⅱ、8位定时实时参数双端口存储器、地址选通控制Ⅲ、4位工作模式分频倍数编码双端口存储器、地址选通控制Ⅳ、3位状态控制双端口存储器和定时器器IP核外部输入的定时处理控制运行时钟脉冲CLKⅡ连接；

所述地址选通控制Ⅰ还与数据输入输出与命令字分解存储控制模块和8位定时参数双端口存储器连接；

所述8位定时参数双端口存储器还与数据输入输出与命令字分解存储控制模块和8位定时实时参数双端口存储器连接；

所述地址选通控制Ⅱ还与8位微处理器应用系统、数据输入输出与命令字分解存储控制模块和8位定时实时参数双端口存储器连接；

所述8位定时实时参数双端口存储器还与数据输入输出与命令字分解存储控制模块连接；

所述地址选通控制Ⅲ还与数据输入输出与命令字分解存储控制模块和4位工作模式分频倍数编码双端口存储器连接；

所述4位工作模式分频倍数编码双端口存储器还与数据输入输出与命令字分解存储控制模块连接；

所述地址选通控制Ⅳ还与数据输入输出与命令字分解存储控制模块和3位状态控制双端口存储器连接；

所述3位状态控制双端口存储器还与数据输入输出与命令字分解存储控制模块、8位微处理器应用系统的复位信号连接；如果输入的复位信号为有效的复位信号，复位3位状态控制双端口存储器，停止所有定时器的定时操作。

其再进一步技术方案是：所述定时器溢出标志控制模块包括非门，M0工作模式位寄存器组，溢出清零脉冲控制器，与非门Ⅰ，D触发器Ⅰ，与门Ⅰ，与非门Ⅱ，D触发器Ⅱ，与非门Ⅲ，D触发器Ⅲ，与门Ⅱ，与非门Ⅳ，D触发器Ⅳ，与非门Ⅴ，D触发器Ⅴ，与门Ⅲ，与非门Ⅵ，D触发器Ⅵ，与非门Ⅶ，D触发器Ⅶ，与非门Ⅷ，D触发器Ⅷ，与门Ⅳ，与非门Ⅸ，D触发器Ⅸ，与非门Ⅹ，D触发器Ⅹ，与门Ⅴ，与非门Ⅺ，D触发器Ⅺ，与非门Ⅻ，D触发器Ⅻ，与门Ⅵ，与非门ⅩⅢ，D触发器ⅩⅢ，与非门ⅩⅣ，D触发器ⅩⅣ；

所述非门的输入端与数据输入输出与命令字分解存储控制模块的状态控制寄存器的M0输出端连接，输出端与M0工作模式位寄存器组的一个输入端连接；

M0工作模式位寄存器组的另三个输入端分别与8位微处理器应用系统的复位信号输出端、数据输入输出与命令字分解存储控制模块的读写信号控制模块的写工作模式分频倍数编码命令字信号输出端和定时器编号寄存器的定时器编号输出端连接，输出端分别与门Ⅰ、与门Ⅱ、与门Ⅲ、与门Ⅳ、与门Ⅴ、与门Ⅵ的一个输入端连接；

溢出清零脉冲控制器的三个输入端分别与数据输入输出与命令字分解存储控制模块的读写信号控制模块的写状态控制命令字信号输出端、状态控制寄存器的清溢出标志输出端和定时器编号寄存器的定时器编号输出端连接，输出端分别与非门Ⅰ、与非门Ⅱ、与非门Ⅲ、与非门Ⅳ、与非门Ⅴ、与非门Ⅵ、与非门Ⅶ、与非门Ⅷ、与非门Ⅸ、与非门Ⅹ、与非门Ⅺ、与非门Ⅻ、与非门ⅩⅢ、与非门ⅩⅣ的一个输入端连接；输出端还与D触发器Ⅰ、D触发器Ⅱ、D触发器Ⅲ、D触发器Ⅳ、D触发器Ⅴ、D触发器Ⅵ、D触发器Ⅶ、D触发器Ⅷ、D触发器Ⅸ、D触发器Ⅹ、D触发器Ⅺ、D触发器Ⅻ、D触发器ⅩⅢ和D触发器ⅩⅣ的数据输入端连接；

与非门Ⅰ的另一个输入端与定时处理控制模块的溢出标志输出端连接，输出端与D触发器Ⅰ的时钟信号输入端连接；

D触发器Ⅰ的数据输出端和与门Ⅰ的另一个输入端连接；

与门Ⅰ的输出端作为16位定时器0的溢出标志输出信号与8位微处理器应用系统连接；

与非门Ⅱ的另一个输入端与定时处理控制模块的溢出标志输出端连接，输出端与D触发器Ⅱ的时钟信号输入端连接；

D触发器Ⅱ的数据输出端作为16位定时器1/32位定时器0的溢出标志输出信号输出端与8位微处理器应用系统连接；

与非门Ⅲ的另一个输入端与定时处理控制模块的溢出标志输出端连接，输出端与D触发器Ⅲ的时钟信号输入端连接；

D触发器Ⅲ的数据输出端和与门Ⅱ的另一个输入端连接；

与门Ⅱ的输出端作为16位定时器2的溢出标志输出信号与8位微处理器应用系统连接；

与非门Ⅳ的另一个输入端与定时处理控制模块的溢出标志输出端连接，输出端与D触发器Ⅳ的时钟信号输入端连接；

D触发器Ⅳ的数据输出端作为16位定时器3/32位定时器1的溢出标志输出信号输出端与8位微处理器应用系统连接；

与非门Ⅴ的另一个输入端与定时处理控制模块的溢出标志输出端连接，输出端与D触发器Ⅴ的时钟信号输入端连接；

D触发器Ⅴ的数据输出端和与门Ⅲ的另一个输入端连接；

与门Ⅲ的输出端作为16位定时器4的溢出标志输出信号与8位微处理器应用系统连接；

与非门Ⅵ的另一个输入端与定时处理控制模块的溢出标志输出端连接，输出端与D触发器Ⅵ的时钟信号输入端连接；

D触发器Ⅵ的数据输出端作为16位定时器5/32位定时器2的溢出标志输出信号输出端与8位微处理器应用系统连接；

与非门Ⅶ的另一个输入端与定时处理控制模块的溢出标志输出端连接，输出端与D触发器Ⅶ的时钟信号输入端连接；

D触发器Ⅶ的数据输出端作为16位定时器6的溢出标志输出信号输出端与8位微处理器应用系统连接；

与非门Ⅷ的另一个输入端与定时处理控制模块的溢出标志输出端连接，输出端与D触发器Ⅷ的时钟信号输入端连接；

D触发器Ⅷ的数据输出端和与门Ⅳ的另一个输入端连接；

与门Ⅳ的输出端作为16位定时器7的溢出标志输出信号与8位微处理器应用系统连接；

与非门Ⅸ的另一个输入端与定时处理控制模块的溢出标志输出端连接，输出端与D触发器Ⅸ的时钟信号输入端连接；

D触发器Ⅸ的数据输出端作为16位定时器8/32位定时器3的溢出标志输出信号输出端与8位微处理器应用系统连接；

与非门Ⅹ的另一个输入端与定时处理控制模块的溢出标志输出端连接，输出端与D触发器Ⅹ的时钟信号输入端连接；

D触发器Ⅹ的数据输出端和与门Ⅴ的另一个输入端连接；

与门Ⅴ的输出端作为16位定时器9的溢出标志输出信号与8位微处理器应用系统连接；

与非门Ⅺ的另一个输入端与定时处理控制模块的溢出标志输出端连接，输出端与D触发器Ⅺ的时钟信号输入端连接；

D触发器Ⅺ的数据输出端作为16位定时器10/32位定时器4的溢出标志输出信号输出端与8位微处理器应用系统连接；

与非门Ⅻ的另一个输入端与定时处理控制模块的溢出标志输出端连接，输出端与D触发器Ⅻ的时钟信号输入端连接；

D触发器Ⅻ的数据输出端和与门Ⅵ的一个输入端连接；

与门Ⅵ的输出端作为16位定时器11的溢出标志输出信号与8位微处理器应用系统连接；

与非门ⅩⅢ的另一个输入端与定时处理控制模块的溢出标志输出端连接，输出端与D触发器ⅩⅢ的时钟信号输入端连接；

D触发器ⅩⅢ的数据输出端作为16位定时器12/32位定时器5的溢出标志输出信号输出端与8位微处理器应用系统连接；

与非门ⅩⅣ的另一个输入端与定时处理控制模块的溢出标志输出端连接，输出端与D触发器ⅩⅣ的时钟信号输入端连接；

D触发器ⅩⅣ的数据输出端作为16位定时器13溢出标志输出信号输出端与8位微处理器应用系统连接。

由于采用以上结构，本实用新型之一种与8位微处理器应用系统连接的定时器IP核具有以下有益效果：

1．与8位微处理器应用系统连接，编程控制便利

本实用新型的定时器IP核可以直接与8位微处理器应用系统连接，对定时器IP核中的每个定时器进行功能设置时，8位微处理器只需要向定时器IP核发送1个命令字即可确定该定时器的工作模式，定时基准时钟脉冲分频倍数；发送另一个命令字启动该定时器的定时工作，以及是否清该定时器的溢出标志和是否清定时当前值；对于一个16位定时器，分时传输高8位和低8位定时参数；对于一个32位定时器，需要分四次传输32位定时参数；8位微处理器还可以按照定时器的地址直接读出该定时器的实时定时值，编程控制定时器便利。

2．提高了定时精度，适合数量众多定时器定时与定时控制的系统需求

本实用新型的定时器IP核内部有14个16位定时器，根据定时应用的需要设置命令字可以将2个16位定时器组成32位定时器，最多能够设置组成6个32位定时器，还能够设置选择四种定时基准时钟脉冲的分频倍数；定时时间到产生定时溢出信号时，本实用新型的定时器IP核能够自动重新装载定时参数；由于能够通过命令字设置定时器的定时基准时钟脉冲的分频倍数，组成32位定时器，自动重新装载定时参数的功能，提高了定时精度，又能够满足数量众多定时器定时与定时控制的系统需求。

3．FPGA并行处理定时，定时器IP核性价比高

本实用新型除8位微处理器对定时器进行功能设置、定时参数传输、定时器定时时间到软件清定时溢出标志，读出定时当前值，以及需要清定时当前值的操作之外，将不占用8位微处理器的程序执行时间；应用FPGA设计硬连接电路组成的定时器IP核能够重构成为7个16位定时器，能够将2个16位定时器组成32位定时器，最多能够设置组成3个32位定时器；本实用新型的一种与8位微处理器应用系统连接的定时器IP核无论一个定时器时钟基准时间为多少，能够选择四种定时基准时钟脉冲的分频倍数，自动重新装载定时参数，占用8位微处理器的程序执行的时间大为减少，将其用于开发数量众多定时器定时与定时控制的系统，可获很高的性价比。

下面结合附图和实施例对本实用新型之一种与8位微处理器应用系统连接的定时器IP核的技术特征作进一步的说明。

附图说明

图1：本实用新型之一种与8位微处理器应用系统连接的定时器IP核的电路结构框图；

图2：本实用新型实施例一之一种与8位微处理器应用系统连接的定时器IP核A的封装图；

图3：本实用新型实施例一之一种与8位微处理器应用系统连接的定时器IP核的数据输入输出与命令字分解存储控制模块的电路框图；

图4：本实用新型实施例一之一种与8位微处理器应用系统连接的定时器IP核的“定时处理控制模块”的电路框图；

图5：本实用新型实施例一之一种与8位微处理器应用系统连接的定时器IP核的“定时器溢出标志控制模块”的电路框图；

图6：本实用新型实施例二之一种与8位微处理器应用系统连接的定时器IP核B的封装图；

图7：本实用新型实施例二之一种与8位微处理器应用系统连接的定时器IP核B的“定时器溢出标志控制模块”的电路框图。

图中：

Ⅰ—8位微处理器应用系统，Ⅱ—数据输入输出与命令字分解存储控制模块，Ⅲ—脉冲12分频器，Ⅳ—定时处理控制模块，Ⅴa/Ⅴb—定时器溢出标志控制模块，Ⅵ—输入门控选择控制模块；

1—8位双向数据选通三态门组，2—读写信号控制模块，3—定时参数寄存器，4—定时器编号寄存器，5—工作模式分频倍数编码寄存器，6—状态控制寄存器；

7—非门，8—M0工作模式位寄存器组，9—溢出清零脉冲控制器，10—与非门Ⅰ，11—D触发器Ⅰ，12—与门Ⅰ，13—与非门Ⅱ，14—D触发器Ⅱ，15—与非门Ⅲ，16—D触发器Ⅲ，17—与门Ⅱ，18—与非门Ⅳ，19—D触发器Ⅳ，20—与非门Ⅴ，21—D触发器Ⅴ，22—与门Ⅲ，23—与非门Ⅵ，24—D触发器Ⅵ，25—与非门Ⅶ，26—D触发器Ⅶ，27—与非门Ⅷ，28—D触发器Ⅷ，29—与门Ⅳ，30—与非门Ⅸ，31—D触发器Ⅸ，32—与非门Ⅹ，33—D触发器Ⅹ，34—与门Ⅴ，35—与非门Ⅺ，36—D触发器Ⅺ，37—与非门Ⅻ，38—D触发器Ⅻ，39—与门Ⅵ，40—与非门ⅩⅢ，41—D触发器ⅩⅢ，42—与非门ⅩⅣ；

43—D触发器ⅩⅣ，44—定时器定时控制操作模块，45—地址选通控制Ⅰ，46—8位定时参数双端口存储器，47—地址选通控制Ⅱ，48—8位定时实时参数双端口存储器，49—地址选通控制Ⅲ，50—4位工作模式分频倍数编码双端口存储器,51—地址选通控制Ⅳ，52—3位状态控制双端口存储器。

文中缩略语说明：

FPGA－FieldProgrammableGateArray，现场可编程门阵列；

RD－Read信号，读信号；

CS－ChipSelect信号，片选信号；

WR－Write，写信号；

RST－Reset，复位信号；

AB－AddressBus，地址总线；

DB－DataBus，数据总线；

CLK－Clockpulse，时钟脉冲；

TF－定时时间到的溢出标志输出信号；

GATE－门控输入信号；

M0－16/32位定时器编码，M0为“0”，16位定时器；M0为“1”，32位定时器；

M1－门控方式编码，M1为“0”，无门控输入信号控制定时器；M1为“1”，门控输入信号控制定时器；

DB_1－定时器IP核内部输入数据总线；

DB_2－定时器IP核内部输出数据总线；

RD_1－8位双向数据选通三态门组读信号；

RD_2－实时定时值读信号；

WR_1－8位双向数据选通三态门组写信号；

WR_2－写工作模式分频倍数编码命令字信号；

WR_3－写状态控制命令字信号；

WR_4－写定时器参数信号；

WR_5－写定时器编号信号；

CLKⅠ－基准时钟脉冲；

CLKⅡ－定时处理控制运行时钟脉冲；

S0、S1、S2－第0位、第1位、第2位定时器编号值；

S3－第3位定时器编号值；

GATE0~13－16位定时器0~13的门控输入信号，其中GATE1、GATE3、GATE5、GATE8、GATE10、GATE12分别对应32位定时器0~5的门控输入信号；

TF0~13－16位定时器0~13的定时时间到的溢出标志输出信号，其中TF1、TF3、TF5、TF8、TF10、TF12分别对应32位定时器0~5的定时时间到的溢出标志输出信号；

D触发器－Dataflip-flop；

D－Datainput，D触发器数据输入端；

Q－Dataoutput，D触发器数据输出端；

CP－ClockPulseinput，时钟信号输入端。

具体实施方式

一种与8位微处理器应用系统连接的定时器IP核：

如图1所示，该定时器IP核包括数据输入输出与命令字分解存储控制模块Ⅱ，脉冲12分频器Ⅲ，定时处理控制模块Ⅳ，定时器溢出标志控制模块Ⅴ，输入门控选择控制模块Ⅵ；

所述数据输入输出与命令字分解存储控制模块Ⅱ在输入的片选信号为低电平的条件下，如果写信号有效，按照8位微处理器应用系统Ⅰ给定的定时器或定时器命令字的地址，获得定时器运行的工作模式分频倍数编码命令字，状态控制命令字，16位定时器或32位定时器的定时参数，并按照定时参数、定时器编号、工作模式分频倍数编码和状态控制分别予以存储和输出，还输出写工作模式分频倍数编码命令字信号、写状态控制命令字信号和写定时器参数信号；如果读信号有效向8位微处理器应用系统Ⅰ传输定时器实时定时值；

所述脉冲12分频器Ⅲ用于对8位微处理器应用系统Ⅰ的时钟脉冲进行分频，其输出作为定时处理控制模块Ⅳ的定时器定时控制操作的基准时钟脉冲；

所述定时处理控制模块Ⅳ在写工作模式分频倍数编码命令字信号的作用下，按照定时器编号存储该定时器的工作模式，基准时钟分频倍数的编码值；在写状态控制命令字信号的作用下，按照定时器编号存储该定时器的状态控制信号；在写定时器参数信号的作用下，按照定时器编号存储该定时器的定时参数；所述定时处理控制模块Ⅳ定时器IP核外部输入的时钟脉冲CLKⅡ控制定时处理控制模块的运行，按照脉冲12分频器Ⅲ输出的一个基准时钟脉冲周期完成所有定时器的一次定时处理，包括每个定时器的状态控制处理，工作模式的判断处理，按照每个16位/32位定时器设置的基准时钟倍数值对每个16位/32位定时器的实时定时参数值进行加1操作，产生溢出时，对实时定时参数值自动重装载定时参数，并输出溢出标志信号；在数据输入输出与命令字分解存储控制模块Ⅱ输入的片选信号为低电平的条件下，如果读信号有效，按照8位微处理器应用系统Ⅰ给定的定时器的地址，直接读出该定时器的实时定时参数值经数据输入输出与命令字分解存储控制模块Ⅱ传输到8位微处理器应用系统Ⅰ的数据总线，16位定时器的实时定时参数需要分时两次予以读出，32位定时器的实时定时参数需要分时四次予以读出；在8位微处理器应用系统Ⅰ输出的复位信号作用下，停止所有定时器的定时操作；

所述定时器溢出标志控制模块Ⅴ用于输出16位/32位定时器的高电平有效地溢出信号；定时处理控制模块Ⅳ输出的16位定时器的溢出信号由低电平变换为高电平时，存储该定时器溢出标志为高电平；如果该定时器溢出标志为高电平，清溢出标志由高电平转换为低电平，存储该定时器溢出标志为低电平；在写工作模式分频倍数编码命令字信号的作用下，定时器溢出标志控制模块Ⅴ按照寄存器编号存储32位定时器工作模式的信息，封锁该32位定时器低16位的溢出信息保持为低电平；

所述输入门控选择控制模块Ⅵ在写工作模式分频倍数编码命令字信号作用下，按照定时器编号存储该定时器的工作模式，根据该定时器工作模式所确定的门控功能要求和输入的门控电平，控制输入门控选择控制模块Ⅵ输出的门控信号；

所述数据输入输出与命令字分解存储控制模块Ⅱ与8位微处理器应用系统Ⅰ、定时处理控制模块Ⅳ、定时器溢出标志控制模块Ⅴ和输入门控选择控制模块Ⅵ连接；

所述脉冲12分频器Ⅲ还与8位微处理器应用系统Ⅰ和定时处理控制模块Ⅳ连接；

所述定时处理控制模块Ⅳ还与8位微处理器应用系统Ⅰ、定时器溢出标志控制模块Ⅴ和输入门控选择控制模块Ⅵ连接。

为了适合数量众多定时器定时与定时控制的系统需求，根据不同的定时应用的需要，设置命令字封装组成不同的位数的定时器IP核，因此，有如下的几种实施方式：例如可以将2个16位定时器组成32位定时器，最多能够设置组成6个32位定时器，还能够设置选择四种定时基准时钟脉冲的分频倍数等等；以下分述如下。

实施例一：

一种能够设置组成6个32位定时器的与8位微处理器应用系统连接的定时器IP核A，（以下简称：定时器IP核A）：

如上所述，该与8位微处理器应用系统连接的定时器IP核A包括数据输入输出与命令字分解存储控制模块Ⅱ，脉冲12分频器Ⅲ，定时处理控制模块Ⅳ，定时器溢出标志控制模块Ⅴ，输入门控选择控制模块Ⅵ（参见图1），该定时器IP核A有48个引脚，其封装图参见图2；

如图3所示，所述数据输入输出与命令字分解存储控制模块Ⅱ包括8位双向数据选通三态门组1，读写信号控制模块2，定时参数寄存器3，定时器编号寄存器4，工作模式分频倍数编码寄存器5，状态控制寄存器6；

所述8位双向数据选通三态门组1分别与8位微处理器应用系统Ⅰ、读写信号控制模块2、定时参数寄存器3、定时器编号寄存器4，工作模式分频倍数编码寄存器5，状态控制寄存器6和定时处理控制模块Ⅳ连接；

所述读写信号控制模块2还与8位微处理器应用系统Ⅰ、定时参数寄存器3、定时器编号寄存器4，工作模式分频倍数编码寄存器5，状态控制寄存器6、定时处理控制模块Ⅳ、定时器溢出标志控制模块Ⅴ和输入门控选择控制模块Ⅵ连接；

所述定时参数寄存器3还与定时处理控制模块Ⅳ连接；

所述定时器编号寄存器4还与8位微处理器应用系统Ⅰ、定时处理控制模块Ⅳ、定时器溢出标志控制模块Ⅴ和输入门控选择控制模块Ⅵ连接；

所述工作模式分频倍数编码寄存器5还与8位微处理器应用系统Ⅰ、定时处理控制模块Ⅳ、定时器溢出标志控制模块Ⅴ和输入门控选择控制模块Ⅵ连接；

所述状态控制寄存器6还与8位微处理器应用系统Ⅰ、定时处理控制模块Ⅳ和定时器溢出标志控制模块Ⅴ连接。

如图4所示，所述定时处理控制模块Ⅳ包括定时器定时控制操作模块44，地址选通控制Ⅰ45，8位定时参数双端口存储器46，地址选通控制Ⅱ47，8位定时实时参数双端口存储器48，地址选通控制Ⅲ49，4位工作模式分频倍数编码双端口存储器50,地址选通控制Ⅳ51，3位状态控制双端口存储器52；

所述定时器定时控制操作模块44分别与脉冲12分频器Ⅲ、定时器溢出标志控制模块Ⅴ、定时器溢出标志控制模块Ⅴ、地址选通控制Ⅰ45、8位定时参数双端口存储器46、地址选通控制Ⅱ47、8位定时实时参数双端口存储器48、地址选通控制Ⅲ49、4位工作模式分频倍数编码双端口存储器50、地址选通控制Ⅳ51和3位状态控制双端口存储器52和定时器器IP核外部输入的定时处理控制运行时钟脉冲CLKⅡ连接；

所述地址选通控制Ⅰ45还与数据输入输出与命令字分解存储控制模块Ⅱ和8位定时参数双端口存储器46连接；

所述8位定时参数双端口存储器46还与数据输入输出与命令字分解存储控制模块Ⅱ和8位定时实时参数双端口存储器48连接；

所述地址选通控制Ⅱ47还与8位微处理器应用系统Ⅰ、数据输入输出与命令字分解存储控制模块Ⅱ和8位定时实时参数双端口存储器48连接；

所述8位定时实时参数双端口存储器48还与数据输入输出与命令字分解存储控制模块Ⅱ连接；

所述地址选通控制Ⅲ49还与数据输入输出与命令字分解存储控制模块Ⅱ和4位工作模式分频倍数编码双端口存储器50连接；

所述4位工作模式分频倍数编码双端口存储器50还与数据输入输出与命令字分解存储控制模块Ⅱ连接；

所述地址选通控制Ⅳ51还与数据输入输出与命令字分解存储控制模块Ⅱ和3位状态控制双端口存储器52连接；

所述3位状态控制双端口存储器52还与数据输入输出与命令字分解存储控制模块Ⅱ、8位微处理器应用系统Ⅰ的复位信号连接；如果输入的复位信号为有效的复位信号，复位3位状态控制双端口存储器52，停止所有定时器的定时操作。

如图5所示，所述定时器溢出标志控制模块Ⅴ包括非门7，M0工作模式位寄存器组8，溢出清零脉冲控制器9，与非门Ⅰ10，D触发器Ⅰ11，与门Ⅰ12，与非门Ⅱ13，D触发器Ⅱ14，与非门Ⅲ15，D触发器Ⅲ16，与门Ⅱ17，与非门Ⅳ18，D触发器Ⅳ19，与非门Ⅴ20，D触发器Ⅴ21，与门Ⅲ22，与非门Ⅵ23，D触发器Ⅵ24，与非门Ⅶ25，D触发器Ⅶ26，与非门Ⅷ27，D触发器Ⅷ28，与门Ⅳ29，与非门Ⅸ30，D触发器Ⅸ31，与非门Ⅹ32，D触发器Ⅹ33，与门Ⅴ34，与非门Ⅺ35，D触发器Ⅺ36，与非门Ⅻ37，D触发器Ⅻ38，与门Ⅵ39，与非门ⅩⅢ40，D触发器ⅩⅢ41，与非门ⅩⅣ42，D触发器ⅩⅣ43；

所述非门7的输入端与数据输入输出与命令字分解存储控制模块Ⅱ的状态控制寄存器6的M0输出端连接，输出端与M0工作模式位寄存器组8的一个输入端连接；

M0工作模式位寄存器组8的另三个输入端分别与8位微处理器应用系统Ⅰ的复位信号输出端、数据输入输出与命令字分解存储控制模块Ⅱ的读写信号控制模块2的写工作模式分频倍数编码命令字信号输出端和定时器编号寄存器4的定时器编号输出端连接，输出端分别与门Ⅰ12、与门Ⅱ17、与门Ⅲ22、与门Ⅳ29、与门Ⅴ34、与门Ⅵ39的一个输入端连接；

溢出清零脉冲控制器9的三个输入端分别与数据输入输出与命令字分解存储控制模块Ⅱ的读写信号控制模块2的写状态控制命令字信号输出端、状态控制寄存器6的清溢出标志输出端和定时器编号寄存器4的定时器编号输出端连接，输出端分别与非门Ⅰ10、与非门Ⅱ13、与非门Ⅲ15、与非门Ⅳ18、与非门Ⅴ20、与非门Ⅵ23、与非门Ⅶ25、与非门Ⅷ27、与非门Ⅸ30、与非门Ⅹ32、与非门Ⅺ35、与非门Ⅻ37、与非门ⅩⅢ40、与非门ⅩⅣ42的一个输入端连接；输出端还与D触发器Ⅰ11、D触发器Ⅱ14、D触发器Ⅲ16、D触发器Ⅳ19、D触发器Ⅴ21、D触发器Ⅵ24、D触发器Ⅶ26、D触发器Ⅷ28、D触发器Ⅸ31、D触发器Ⅹ33、D触发器Ⅺ36、D触发器Ⅻ38、D触发器ⅩⅢ41和D触发器ⅩⅣ43的数据输入端连接；

与非门Ⅰ10的另一个输入端与定时处理控制模块Ⅳ的溢出标志输出端连接，输出端与D触发器Ⅰ11的时钟信号输入端连接；

D触发器Ⅰ11的数据输出端和与门Ⅰ12的另一个输入端连接；

与门Ⅰ12的输出端作为16位定时器0的溢出标志输出信号与8位微处理器应用系统Ⅰ连接；

与非门Ⅱ13的另一个输入端与定时处理控制模块Ⅳ的溢出标志输出端连接，输出端与D触发器Ⅱ14的时钟信号输入端连接；

D触发器Ⅱ14的数据输出端作为16位定时器1/32位定时器0的溢出标志输出信号输出端与8位微处理器应用系统Ⅰ连接；

与非门Ⅲ15的另一个输入端与定时处理控制模块Ⅳ的溢出标志输出端连接，输出端与D触发器Ⅲ16的时钟信号输入端连接；

D触发器Ⅲ16的数据输出端和与门Ⅱ17的另一个输入端连接；

与门Ⅱ17的输出端作为16位定时器2的溢出标志输出信号与8位微处理器应用系统Ⅰ连接；

与非门Ⅳ18的另一个输入端与定时处理控制模块Ⅳ的溢出标志输出端连接，输出端与D触发器Ⅳ19的时钟信号输入端连接；

D触发器Ⅳ19的数据输出端作为16位定时器3/32位定时器1的溢出标志输出信号输出端与8位微处理器应用系统Ⅰ连接；

与非门Ⅴ20的另一个输入端与定时处理控制模块Ⅳ的溢出标志输出端连接，输出端与D触发器Ⅴ21的时钟信号输入端连接；

D触发器Ⅴ21的数据输出端和与门Ⅲ22的另一个输入端连接；

与门Ⅲ22的输出端作为16位定时器4的溢出标志输出信号与8位微处理器应用系统Ⅰ连接；

与非门Ⅵ23的另一个输入端与定时处理控制模块Ⅳ的溢出标志输出端连接，输出端与D触发器Ⅵ24的时钟信号输入端连接；

D触发器Ⅵ24的数据输出端作为16位定时器5/32位定时器2的溢出标志输出信号输出端与8位微处理器应用系统Ⅰ连接；

与非门Ⅶ25的另一个输入端与定时处理控制模块Ⅳ的溢出标志输出端连接，输出端与D触发器Ⅶ26的时钟信号输入端连接；

D触发器Ⅶ26的数据输出端作为16位定时器6的溢出标志输出信号输出端与8位微处理器应用系统Ⅰ连接；

与非门Ⅷ27的另一个输入端与定时处理控制模块Ⅳ的溢出标志输出端连接，输出端与D触发器Ⅷ28的时钟信号输入端连接；

D触发器Ⅷ28的数据输出端和与门Ⅳ29的另一个输入端连接；

与门Ⅳ29的输出端作为16位定时器7的溢出标志输出信号与8位微处理器应用系统Ⅰ连接；

与非门Ⅸ30的另一个输入端与定时处理控制模块Ⅳ的溢出标志输出端连接，输出端与D触发器Ⅸ31的时钟信号输入端连接；

D触发器Ⅸ31的数据输出端作为16位定时器8/32位定时器3的溢出标志输出信号输出端与8位微处理器应用系统Ⅰ连接；

与非门Ⅹ32的另一个输入端与定时处理控制模块Ⅳ的溢出标志输出端连接，输出端与D触发器Ⅹ33的时钟信号输入端连接；

D触发器Ⅹ33的数据输出端和与门Ⅴ34的另一个输入端连接；

与门Ⅴ34的输出端作为16位定时器9的溢出标志输出信号与8位微处理器应用系统Ⅰ连接；

与非门Ⅺ35的另一个输入端与定时处理控制模块Ⅳ的溢出标志输出端连接，输出端与D触发器Ⅺ36的时钟信号输入端连接；

D触发器Ⅺ36的数据输出端作为16位定时器10/32位定时器4的溢出标志输出信号输出端与8位微处理器应用系统Ⅰ连接；

与非门Ⅻ37的另一个输入端与定时处理控制模块Ⅳ的溢出标志输出端连接，输出端与D触发器Ⅻ38的时钟信号输入端连接；

D触发器Ⅻ38的数据输出端和与门Ⅵ39的一个输入端连接；

与门Ⅵ39的输出端作为16位定时器11的溢出标志输出信号与8位微处理器应用系统Ⅰ连接；

与非门ⅩⅢ40的另一个输入端与定时处理控制模块Ⅳ的溢出标志输出端连接，输出端与D触发器ⅩⅢ41的时钟信号输入端连接；

D触发器ⅩⅢ41的数据输出端作为16位定时器12/32位定时器5的溢出标志输出信号输出端与8位微处理器应用系统Ⅰ连接；

与非门ⅩⅣ42的另一个输入端与定时处理控制模块Ⅳ的溢出标志输出端连接，输出端与D触发器ⅩⅣ43的时钟信号输入端连接；

D触发器ⅩⅣ43的数据输出端作为16位定时器13溢出标志输出信号输出端与8位微处理器应用系统Ⅰ连接。

该定时器IP核A的定时器与命令地址编码表参见附表一《与8位微处理器应用系统连接的定时器IP核A的定时器与命令地址编码表》；工作模式分频倍数编码命令字参见附表二《定时器IP核A的工作模式分频倍数编码命令字一览表》；状态控制命令字参见附表三《定时器IP核A的状态控制命令字一览表》。

实施例二：

一种能够设置组成3个32位定时器的与8位微处理器应用系统连接的定时器IP核B，（以下简称：定时器IP核B）：

该定时器IP核B有34个引脚，其封装图参见图6；

该定时器IP核B的基本结构同实施例一，与实施例一不同之处在于：该定时器IP核B有7个16位定时器，其中6个能够组成3个32位定时器；所述定时器溢出标志控制模块Ⅴ的溢出标志输出信号TF0~13变换为溢出标志输出信号TF0~7，所述输入门控选择控制模块Ⅵ的门控输入信号GATE0~13变换为门控输入信号GATE0~7，参见图1；所述数据输入输出与命令字分解存储控制模块Ⅱ的读写信号控制模块2的第4位定时器编号值S3与定时器编号寄存器4的连接线予以删除；定时器溢出标志控制模块Ⅴb的电路框图参见图7。

定时器IP核B的定时器与命令地址编码表参见附表四《定时器IP核B的定时器与命令地址编码表》；工作模式分频倍数编码命令字参见附表五《定时器IP核B的工作模式分频倍数编码命令字一览表》；状态控制命令字参见附表六《定时器IP核B的状态控制命令字一览表》。

实施例三：

一种与8位微处理器应用系统连接的定时器IP核，图1中的脉冲12分频器Ⅲ确定了定时器IP核的定时基准时钟，将脉冲12分频器Ⅲ变换为50分频器Ⅲ，适应8位微处理器的时钟频率大于12MHz的情况。

实施例四：

一种与8位微处理器应用系统连接的定时器IP核，图1中的脉冲12分频器Ⅲ确定了定时器IP核的定时基准时钟，将脉冲12分频器Ⅲ变换为100分频器Ⅲ，适应8位微处理器的时钟频率大大的大于12MHz的情况。

附表一：《与8位微处理器应用系统连接的定时器IP核A的定时器与命令地址编码表》

附表二：《定时器IP核A的工作模式分频倍数编码命令字一览表》

附表三：《定时器IP核A的状态控制命令字一览表》

附表四：《定时器IP核B的定时器与命令地址编码表》

附表五：《定时器IP核B的工作模式分频倍数编码命令字一览表》

附表六：《定时器IP核B的状态控制命令字一览表》

Claims (2)

1.一种与8位微处理器应用系统连接的定时器IP核，其特征在于：该定时器IP核包括数据输入输出与命令字分解存储控制模块（Ⅱ），脉冲12分频器（Ⅲ），定时处理控制模块（Ⅳ），定时器溢出标志控制模块（Ⅴ），输入门控选择控制模块（Ⅵ）；

所述数据输入输出与命令字分解存储控制模块（Ⅱ）与8位微处理器应用系统（Ⅰ）、定时处理控制模块（Ⅳ）、定时器溢出标志控制模块（Ⅴ）和输入门控选择控制模块（Ⅵ）连接；

所述脉冲12分频器（Ⅲ）还与8位微处理器应用系统（Ⅰ）和定时处理控制模块（Ⅳ）连接；

所述定时处理控制模块（Ⅳ）还与8位微处理器应用系统（Ⅰ）、定时器溢出标志控制模块（Ⅴ）和输入门控选择控制模块（Ⅵ）连接；

所述数据输入输出与命令字分解存储控制模块（Ⅱ）在输入的片选信号为低电平的条件下，如果写信号有效，按照8位微处理器应用系统（Ⅰ）给定的定时器或定时器命令字的地址，获得定时器运行的工作模式分频倍数编码命令字，状态控制命令字，16位定时器或32位定时器的定时参数，并按照定时参数、定时器编号、工作模式分频倍数编码和状态控制分别予以存储和输出，还输出写工作模式分频倍数编码命令字信号、写状态控制命令字信号和写定时器参数信号；如果读信号有效向8位微处理器应用系统（Ⅰ）传输定时器实时定时值；

所述脉冲12分频器（Ⅲ）对8位微处理器应用系统（Ⅰ）的时钟脉冲进行分频，其输出作为定时处理控制模块（Ⅳ）的定时器定时控制操作的基准时钟脉冲；

所述定时处理控制模块（Ⅳ）包括定时器定时控制操作模块（44），地址选通控制Ⅰ（45），8位定时参数双端口存储器（46），地址选通控制Ⅱ（47），8位定时实时参数双端口存储器（48），地址选通控制Ⅲ（49），4位工作模式分频倍数编码双端口存储器（50）,地址选通控制Ⅳ（51），3位状态控制双端口存储器（52）；

所述定时器定时控制操作模块（44）分别与脉冲12分频器（Ⅲ）、定时器溢出标志控制模块（Ⅴ）、定时器溢出标志控制模块（Ⅴ）、地址选通控制Ⅰ（45）、8位定时参数双端口存储器（46）、地址选通控制Ⅱ（47）、8位定时实时参数双端口存储器（48）、地址选通控制Ⅲ（49）、4位工作模式分频倍数编码双端口存储器（50）、地址选通控制Ⅳ（51）、3位状态控制双端口存储器（52）和定时器器IP核外部输入的定时处理控制运行时钟脉冲CLKⅡ连接；

所述地址选通控制Ⅰ（45）还与数据输入输出与命令字分解存储控制模块（Ⅱ）和8位定时参数双端口存储器（46）连接；

所述8位定时参数双端口存储器（46）还与数据输入输出与命令字分解存储控制模块（Ⅱ）和8位定时实时参数双端口存储器（48）连接；

所述地址选通控制Ⅱ（47）还与8位微处理器应用系统（Ⅰ）、数据输入输出与命令字分解存储控制模块（Ⅱ）和8位定时实时参数双端口存储器（48）连接；

所述8位定时实时参数双端口存储器（48）还与数据输入输出与命令字分解存储控制模块（Ⅱ）连接；

所述地址选通控制Ⅲ（49）还与数据输入输出与命令字分解存储控制模块（Ⅱ）和4位工作模式分频倍数编码双端口存储器（50）连接；

所述4位工作模式分频倍数编码双端口存储器（50）还与数据输入输出与命令字分解存储控制模块（Ⅱ）连接；

所述地址选通控制Ⅳ（51）还与数据输入输出与命令字分解存储控制模块（Ⅱ）和3位状态控制双端口存储器（52）连接；

所述3位状态控制双端口存储器（52）还与数据输入输出与命令字分解存储控制模块（Ⅱ）、8位微处理器应用系统（Ⅰ）的复位信号连接；如果输入的复位信号为有效的复位信号，复位3位状态控制双端口存储器（52），停止所有定时器的定时操作；

所述定时器溢出标志控制模块（Ⅴ）包括非门（7），M0工作模式位寄存器组（8），溢出清零脉冲控制器（9），与非门Ⅰ（10），D触发器Ⅰ（11），与门Ⅰ（12），与非门Ⅱ（13），D触发器Ⅱ（14），与非门Ⅲ（15），D触发器Ⅲ（16），与门Ⅱ（17），与非门Ⅳ（18），D触发器Ⅳ（19），与非门Ⅴ（20），D触发器Ⅴ（21），与门Ⅲ（22），与非门Ⅵ（23），D触发器Ⅵ（24），与非门Ⅶ（25），D触发器Ⅶ（26），与非门Ⅷ（27），D触发器Ⅷ（28），与门Ⅳ（29），与非门Ⅸ（30），D触发器Ⅸ（31），与非门Ⅹ（32），D触发器Ⅹ（33），与门Ⅴ（34），与非门Ⅺ（35），D触发器Ⅺ（36），与非门Ⅻ（37），D触发器Ⅻ（38），与门Ⅵ（39），与非门ⅩⅢ（40），D触发器ⅩⅢ（41），与非门ⅩⅣ（42），D触发器ⅩⅣ（43）；

所述非门（7）的输入端与数据输入输出与命令字分解存储控制模块（Ⅱ）的状态控制寄存器（6）的M0输出端连接，输出端与M0工作模式位寄存器组（8）的一个输入端连接；

M0工作模式位寄存器组（8）的另三个输入端分别与8位微处理器应用系统（Ⅰ）的复位信号输出端、数据输入输出与命令字分解存储控制模块（Ⅱ）的读写信号控制模块（2）的写工作模式分频倍数编码命令字信号输出端和定时器编号寄存器（4）的定时器编号输出端连接，输出端分别与门Ⅰ（12）、与门Ⅱ（17）、与门Ⅲ（22）、与门Ⅳ（29）、与门Ⅴ（34）、与门Ⅵ（39）的一个输入端连接；

溢出清零脉冲控制器（9）的三个输入端分别与数据输入输出与命令字分解存储控制模块（Ⅱ）的读写信号控制模块（2）的写状态控制命令字信号输出端、状态控制寄存器（6）的清溢出标志输出端和定时器编号寄存器（4）的定时器编号输出端连接，输出端分别与非门Ⅰ（10）、与非门Ⅱ（13）、与非门Ⅲ（15）、与非门Ⅳ（18）、与非门Ⅴ（20）、与非门Ⅵ（23）、与非门Ⅶ（25）、与非门Ⅷ（27）、与非门Ⅸ（30）、与非门Ⅹ（32）、与非门Ⅺ（35）、与非门Ⅻ（37）、与非门ⅩⅢ（40）、与非门ⅩⅣ（42）的一个输入端连接；输出端还与D触发器Ⅰ（11）、D触发器Ⅱ（14）、D触发器Ⅲ（16）、D触发器Ⅳ（19）、D触发器Ⅴ（21）、D触发器Ⅵ（24）、D触发器Ⅶ（26）、D触发器Ⅷ（28）、D触发器Ⅸ（31）、D触发器Ⅹ（33）、D触发器Ⅺ（36）、D触发器Ⅻ（38）、D触发器ⅩⅢ（41）和D触发器ⅩⅣ（43）的数据输入端连接；

与非门Ⅰ（10）的另一个输入端与定时处理控制模块（Ⅳ）的溢出标志输出端连接，输出端与D触发器Ⅰ（11）的时钟信号输入端连接；

D触发器Ⅰ（11）的数据输出端和与门Ⅰ（12）的另一个输入端连接；

与门Ⅰ（12）的输出端作为16位定时器0的溢出标志输出信号与8位微处理器应用系统（Ⅰ）连接；

与非门Ⅱ（13）的另一个输入端与定时处理控制模块（Ⅳ）的溢出标志输出端连接，输出端与D触发器Ⅱ（14）的时钟信号输入端连接；

D触发器Ⅱ（14）的数据输出端作为16位定时器1/32位定时器0的溢出标志输出信号输出端与8位微处理器应用系统（Ⅰ）连接；

与非门Ⅲ（15）的另一个输入端与定时处理控制模块（Ⅳ）的溢出标志输出端连接，输出端与D触发器Ⅲ（16）的时钟信号输入端连接；

D触发器Ⅲ（16）的数据输出端和与门Ⅱ（17）的另一个输入端连接；

与门Ⅱ（17）的输出端作为16位定时器2的溢出标志输出信号与8位微处理器应用系统（Ⅰ）连接；

与非门Ⅳ（18）的另一个输入端与定时处理控制模块（Ⅳ）的溢出标志输出端连接，输出端与D触发器Ⅳ（19）的时钟信号输入端连接；

D触发器Ⅳ（19）的数据输出端作为16位定时器3/32位定时器1的溢出标志输出信号输出端与8位微处理器应用系统（Ⅰ）连接；

与非门Ⅴ（20）的另一个输入端与定时处理控制模块（Ⅳ）的溢出标志输出端连接，输出端与D触发器Ⅴ（21）的时钟信号输入端连接；

D触发器Ⅴ（21）的数据输出端和与门Ⅲ（22）的另一个输入端连接；

与门Ⅲ（22）的输出端作为16位定时器4的溢出标志输出信号与8位微处理器应用系统（Ⅰ）连接；

与非门Ⅵ（23）的另一个输入端与定时处理控制模块（Ⅳ）的溢出标志输出端连接，输出端与D触发器Ⅵ（24）的时钟信号输入端连接；

D触发器Ⅵ（24）的数据输出端作为16位定时器5/32位定时器2的溢出标志输出信号输出端与8位微处理器应用系统（Ⅰ）连接；

与非门Ⅶ（25）的另一个输入端与定时处理控制模块（Ⅳ）的溢出标志输出端连接，输出端与D触发器Ⅶ（26）的时钟信号输入端连接；

D触发器Ⅶ（26）的数据输出端作为16位定时器6的溢出标志输出信号输出端与8位微处理器应用系统（Ⅰ）连接；

与非门Ⅷ（27）的另一个输入端与定时处理控制模块（Ⅳ）的溢出标志输出端连接，输出端与D触发器Ⅷ（28）的时钟信号输入端连接；

D触发器Ⅷ（28）的数据输出端和与门Ⅳ（29）的另一个输入端连接；

与门Ⅳ（29）的输出端作为16位定时器7的溢出标志输出信号与8位微处理器应用系统（Ⅰ）连接；

与非门Ⅸ（30）的另一个输入端与定时处理控制模块（Ⅳ）的溢出标志输出端连接，输出端与D触发器Ⅸ（31）的时钟信号输入端连接；

D触发器Ⅸ（31）的数据输出端作为16位定时器8/32位定时器3的溢出标志输出信号输出端与8位微处理器应用系统（Ⅰ）连接；

与非门Ⅹ（32）的另一个输入端与定时处理控制模块（Ⅳ）的溢出标志输出端连接，输出端与D触发器Ⅹ（33）的时钟信号输入端连接；

D触发器Ⅹ（33）的数据输出端和与门Ⅴ（34）的另一个输入端连接；

与门Ⅴ（34）的输出端作为16位定时器9的溢出标志输出信号与8位微处理器应用系统（Ⅰ）连接；

与非门Ⅺ（35）的另一个输入端与定时处理控制模块（Ⅳ）的溢出标志输出端连接，输出端与D触发器Ⅺ（36）的时钟信号输入端连接；

D触发器Ⅺ（36）的数据输出端作为16位定时器10/32位定时器4的溢出标志输出信号输出端与8位微处理器应用系统（Ⅰ）连接；

与非门Ⅻ（37）的另一个输入端与定时处理控制模块（Ⅳ）的溢出标志输出端连接，输出端与D触发器Ⅻ（38）的时钟信号输入端连接；

D触发器Ⅻ（38）的数据输出端和与门Ⅵ（39）的一个输入端连接；

与门Ⅵ（39）的输出端作为16位定时器11的溢出标志输出信号与8位微处理器应用系统（Ⅰ）连接；

与非门ⅩⅢ（40）的另一个输入端与定时处理控制模块（Ⅳ）的溢出标志输出端连接，输出端与D触发器ⅩⅢ（41）的时钟信号输入端连接；

D触发器ⅩⅢ（41）的数据输出端作为16位定时器12/32位定时器5的溢出标志输出信号输出端与8位微处理器应用系统（Ⅰ）连接；

与非门ⅩⅣ（42）的另一个输入端与定时处理控制模块（Ⅳ）的溢出标志输出端连接，输出端与D触发器ⅩⅣ（43）的时钟信号输入端连接；

D触发器ⅩⅣ（43）的数据输出端作为16位定时器13溢出标志输出信号输出端与8位微处理器应用系统（Ⅰ）连接。

2.如权利要求1所述的一种与8位微处理器应用系统连接的定时器IP核，其特征在于：所述数据输入输出与命令字分解存储控制模块（Ⅱ）包括8位双向数据选通三态门组（1），读写信号控制模块（2），定时参数寄存器（3），定时器编号寄存器（4），工作模式分频倍数编码寄存器（5），状态控制寄存器（6）；

所述8位双向数据选通三态门组（1）分别与8位微处理器应用系统（Ⅰ）、读写信号控制模块（2）、定时参数寄存器（3）、定时器编号寄存器（4），工作模式分频倍数编码寄存器（5），状态控制寄存器（6）和定时处理控制模块（Ⅳ）连接；

所述读写信号控制模块（2）还与8位微处理器应用系统（Ⅰ）、定时参数寄存器（3）、定时器编号寄存器（4），工作模式分频倍数编码寄存器（5），状态控制寄存器（6）、定时处理控制模块（Ⅳ）、定时器溢出标志控制模块（Ⅴ）和输入门控选择控制模块（Ⅵ）连接；

所述定时参数寄存器（3）还与定时处理控制模块（Ⅳ）连接；

所述定时器编号寄存器（4）还与8位微处理器应用系统（Ⅰ）、定时处理控制模块（Ⅳ）、定时器溢出标志控制模块（Ⅴ）和输入门控选择控制模块（Ⅵ）连接；

所述工作模式分频倍数编码寄存器（5）还与8位微处理器应用系统（Ⅰ）、定时处理控制模块（Ⅳ）、定时器溢出标志控制模块（Ⅴ）和输入门控选择控制模块（Ⅵ）连接；

所述状态控制寄存器（6）还与8位微处理器应用系统（Ⅰ）、定时处理控制模块（Ⅳ）和定时器溢出标志控制模块（Ⅴ）连接；

所述数据输入输出与命令字分解存储控制模块（Ⅱ）的读写信号控制模块（2）在片选信号为低电平的条件下，如果写信号有效，发出8位双向数据选通三态门组（1）写信号，选通8位微处理器应用系统（Ⅰ）数据总线的数据输入；产生写定时器编号信号，并判断输入的地址值，如果是定时器参数的地址值，将该地址值写入定时器编号寄存器（4），产生写定时器参数信号，将数据总线的数据写入定时参数寄存器（3）；如果是定时器命令字地址，将数据总线的第2位~第5位数据写入定时器编号寄存器（4），命令字地址是0EH或0FH，设置第3位定时器编号值S3为0，否则设置为1；如果是命令字低8位地址，则命令字是工作模式分频倍数编码命令字，产生写工作模式分频倍数编码命令字信号，将数据总线的第0位、第1位、第6位和第7位写入工作模式分频倍数编码寄存器（5）；如果是命令字高8位地址，则命令字是状态控制命令字，产生写状态控制命令字信号，将数据总线的第0位、第1位和第7位写入状态控制寄存器（6）；如果读信号有效，发出8位双向数据选通三态门组（1）读信号，将定时处理控制模块（Ⅳ）的定时器IP核内部输出数据总线的数据传输到8位微处理器应用系统（Ⅰ）的数据总线。