CN204256729U - 掉电保护装置 - Google Patents

Abstract

本实用新型实施例提供一种掉电保护装置。本装置包括：监控系统电源电压，并控制所述复位处理单元、所述输出控制单元和所述缓存片选控制单元的电源监控单元；控制缓存单元正常状态下读写操作和掉电状态下数据保护的缓存片选控制单元；当系统掉电时为CPU提供停止条件的复位处理单元；装置掉电时封锁关闭输出执行器的输出控制单元；所述电源监控单元与所述缓存片选控制单元、所述复位处理单元和所述输出控制单元相连接，所述缓存片选控制单元与所述缓存单元连接，所述复位处理单元与所述CPU连接，所述输出控制单元与所述输出执行器相连接。本实用新型实施例、实现了快速识别掉电状态，掉电后的数据可靠保存。

Description

掉电保护装置

技术领域

本实用新型实施例涉及电学技术领域，尤其涉及一种掉电保护装置。

背景技术

当前有很多的嵌入式的系统需要对一些数据进行实时的保存，而静态存储器由于读写速度高，广泛被采用，但是它由于本身的原因，它存在掉电后数据不易保存的缺点；在系统掉电后，有很多嵌入式系统需要对现场的动作开关进行第一时间的保护，以保证存储的信息与现场情况的一致性，所以掉电保护及处理对于需要对现场数据进行大量精准记录的系统是十分有必要的，例如农业自动化装置就是这么一个需要对农作物的信息进行快速大量的存储，而掉电后必须满足输出状态与掉电时刻记录数据的一致性的设备。

现有的掉电保护采用大量分立器件进行组合，利用电压比较方法来对缓存组进行数据保存。

现有技术中的掉电保护只针对缓存有保护作用，导致整个系统的其他部件存在较高的故障率，不适宜用于重要数据高速存储。

实用新型内容

本实用新型实施例提供一种掉电保护装置，以克服现有技术中设备在掉电时只针对缓存有保护作用，整个系统的其他部件有较高的故障率，导致重要数据高速存储的准确率下降。

本实施例提供了一种掉电保护装置，包括：

监控系统电源电压，并控制复位处理单元、输出控制单元和缓存片选控制单元的电源监控单元；

控制缓存单元正常状态下读写操作和掉电状态下数据保护的缓存片选控制单元；

当系统掉电时为CPU提供停止条件的复位处理单元；

装置掉电时封锁关闭输出执行器的输出控制单元；

所述电源监控单元与所述缓存片选控制单元、所述复位处理单元和所述输出控制单元相连接，所述缓存片选控制单元与所述缓存单元连接，所述复位处理单元与所述CPU连接，所述输出控制单元与所述输出执行器相连接。

进一步地，所述电源监控单元，具体包括：参考电源和一个滞回比较器；

所述滞回比较器的正极端连接到所述系统电源，负极端连接到参考电源，所述滞回比较器的所述输出端连接到所述缓存片选控制单元、所述复位处理单元和所述输出控制单元。

进一步地，所述缓存片选控制单元，具体包括：与非门U1和与非门U2；

所述与非门U1两个输入端全部连接到所述CPU的使能信号输出端，所述与非门U2输入端一端连接所述与非门U1的输出端，所述与非门U2的另一输入端连接所述电源监控单元，所述与非门U2的输出端连接缓存单元。

进一步地，所述复位处理单元具体包括：

第一电阻R1、三极管T1、二极管D3、电容器C1和第二电阻R2；

所述第一电阻R1一端与所述电源监控单元相连接、另一端与所述三极管T1的基极相连接；所述三极管T1的发射极和所述电容器C1的正极相连接后再与系统电源的正极相连；所述二极管D3的阳极和所述第二电阻R2的一端相连接后再与所述系统电源的负极相连；所述二极管D3的阴极、所述第二电阻R2的另一端以及所述电容器C1的负极均连接于所述三极管T1的集电极并输出CPU复位信号到CPU；

或者，

第一电阻R3、三极管T2、二极管D4、电容C2和第二电阻R4；

所述第一电阻R3一端与所述电源监控单元相连接、另一端与所述三极管T2的基极相连接；所述三极管T2的集电极和所述电容器C2的负极相连接后再与所述系统电源的负极相连；所述二极管D4的阴极和所述第二电阻R4的一端相连接后再与所述系统电源的正极相连；所述二极管D4的阳极、所述第二电阻R4的另一端以及所述电容器C2的正极均与所述三极管T2的发射极相连接并输出CPU复位信号到CPU。

进一步地，所述三极管T1和所述三极管T2为PNP型三极管。

进一步地，所述输出控制单元具体包括：一个NPN型三极管T3与至少一个光电耦合器；

所述三极管T3的基极与所述电源监控单元相连接，所述三极管T3的集电极与所述系统电源的正极相连接，所述三极管的T3的发射极连接所述各个光电耦合器的正输入端，所述各个光电耦合器的负输入端连接所述CPU；所述各个光电耦合器的集电极与输出单元电源的正极相连，发射极连接到各个输出执行器。

进一步地，还包括为所述缓存片选控制单元与所述缓存单元供电的供电单元，具体包括：

电池电源的正极连接到二极管D1的阳极，系统电源的正极连接到二极管D2的阳极，所述二极管D1阴极和所述二极管D2的阴极相连接作为供电单元的正极；所述电池电源的负极和所述系统电源的负极相连接作为供电单元的负极。

本实用新型实施例采用电源监控单元，结合缓存片选控制单元、复位处理单元以及输出控制单元针对整个系统进行统一处理，使得正常运行与掉电过程中以及掉电过程后的各单元得到有效的掉电保护，消除时序不匹配造成的数据丢失的情况，实现了快速识别掉电状态，掉电后的数据可靠保存，解决了现有技术中系统中其他部件有较高的故障率，重要数据高速存储的准确率下降的问题。

附图说明

为了更清楚地说明本实用新型实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本实用新型的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。

图1为本实用新型掉电保护装置结构示意图；

图2为本实用新型掉电保护装置缓存片选控制单元电路原理图；

图3A为本实用新型掉电保护装置复位处理单元电路原理图；

图3B为本实用新型掉电保护装置复位处理单元另一电路原理图；

图4为本实用新型掉电保护装置输出控制单元电路原理图；

图5为本实用新型掉电保护装置供电单元电路原理图。

具体实施方式

为使本实用新型实施例的目的、技术方案和优点更加清楚，下面将结合本实用新型实施例中的附图，对本实用新型实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本实用新型一部分实施例，而不是全部的实施例。基于本实用新型中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本实用新型保护的范围。

图1为本实用新型掉电保护装置结构示意图，如图1所示，本装置，包括：

监控系统电源电压，并控制复位处理单元、输出控制单元和缓存片选控制单元的电源监控单元101；

控制缓存单元正常状态下读写操作和掉电状态下数据保护的缓存片选控制单元102；缓存103、CPU105和输出执行器107；

当系统掉电时为CPU提供停止条件的复位处理单元104；

装置掉电时封锁关闭输出执行器的输出控制单元106；

所述电源监控单元101与所述缓存片选控制单元102、所述复位处理单元104和所述输出控制单元106相连接，所述缓存片选控制单元102与所述缓存103连接，所述复位处理单元104与所述CPU105连接，所述输出控制单元106与所述输出执行器107相连接。

具体来说，电源监控单元101监控系统电源，设定系统电源电压的阈值，当在系统电源电压没有降低到阈值以下时，被视为正常情况，系统进行正常的时序操作；在系统电源电压低于阈值后，电源监控单元101分别给缓存片选控制单元102，复位处理单元104和输出控制单元106输出系统掉电信号。此时，缓存片选控制单元102对缓存103进行数据保存，复位处理单元104对CPU105进行掉电操作，而输出控制单元106对输出执行器107进行封锁处理。

进一步地，所述电源监控单元101，具体包括：参考电源和一个滞回比较器；

所述滞回比较器的正极端连接到所述系统电源，负极端连接到参考电源，所述滞回比较器的所述输出端连接到所述缓存片选控制单元102、所述复位处理单元104和所述输出控制单元106。

具体来说，电源监控单元101可以是一个电源监控芯片，它内部集成参考电源和一个滞回比较器，也可以由这些分立器件组成，参考电源的选择需要根据CPU的最低电源电压的要求进行选择，例如5V单片机的电源电压最低值大多为4.5V，这样我们就可以根据该值选择一个电压动作阀值设定为4.5V的电源电控电压。当系统电源电压降低到4.5V以下时，电源监控单元101会输出低电平来通知系统电源的掉电情况。此时，它输出的该低电平信号为系统掉电信号，我们把这个信号定义为TRIP信号。TRIP信号分别输出到缓存片选控制单元，复位处理单元和输出控制单元；这三个单元分别对其控制对象进行控制。

图2为本实用新型掉电保护装置缓存片选控制单元电路原理图，如图2所示，所述缓存片选控制单元，具体包括：与非门U1和与非门U2；

所述与非门U1两个输入端全部连接到所述CPU的使能信号输出端，所述与非门U2输入端一端连接所述与非门U1的输出端，所述与非门U2的另一输入端连接所述电源监控单元，所述与非门U2的输出端连接缓存单元。

具体来说，对于缓存而言，/SRAM_CE为连接到缓存103的片选信号，当SRAM_CE为低电平时，CPU可以对缓存进行正常的读写操作，而当/SRAM_CE为高电平时，缓存进入数据保存状态；而/SRAM_CS为CPU发出的使能信号，如果发出的/SRAM_CS为低电平信号，表示CPU准备打算对缓存进行读写操作，而如果/SRAM_CS为高电平，表示CPU不打算对缓存进行操作。在缓存片选控制单元中，正常电压情况下，TRIP为高电平，而读写缓存时，/SRAM_CS为低电平，通过图2的逻辑输出/SRAM_CE为低电平，可以正常的读写缓存存储器。而当系统掉电时，TRIP为低电平，而/SRAM_CE为高电平，缓存进行掉电保存。本实施例的缓存片选控制单元利用的器件少，易于实现和维护。利用超低功耗的缓存和与非门电路，以很小的维持电流就可以保证系统在长时间内数据的可靠保存，这样可以大大降低对电池电源的要求。

进一步地，所述复位处理单元的电路原理图可以两种，第一种，当CPU的复位电平为高电平的情况时，复位处理单元的电路原理图如图3A所示：

第一电阻R1、三极管T1、二极管D3、电容器C1和第二电阻R2；

所述第一电阻R1一端与所述电源监控单元相连接、另一端与所述三极管T1的基极相连接；所述三极管T1的发射极和所述电容器C1的正极相连接后再与系统电源的正极相连；所述二极管D3的阳极和所述第二电阻R2的一端相连接后再与所述系统电源的负极相连；所述二极管D3的阴极、所述第二电阻R2的另一端以及所述电容器C1的负极均连接于所述三极管T1的集电极并输出CPU复位信号到CPU；

具体来说，当系统掉电时，电源监控单元输出低电平信号TRIP，该信号控制着三极管的开通，这样可使电容迅速放电，CPU的复位信号MCU_RST拉高到高电平，使得CPU迅速禁止输出，避免在电源不稳定状态下的输入输出。图中的二极管的作用是增加放电回路，使得放电过程快速而可靠。具体电路原理图如图3A所示。

第二种，当CPU的复位电平为低电平的情况时，复位处理单元的电路原理图如图3B所示：

第一电阻R3、三极管T2、二极管D4、电容C2和第二电阻R4；

所述第一电阻R3一端与所述电源监控单元相连接、另一端与所述三极管T2的基极相连接；所述三极管T2的集电极和所述电容器C2的负极相连接后再与所述系统电源的负极相连；所述二极管D4的阴极和所述第二电阻R4的一端相连接后再与所述系统电源的正极相连；所述二极管D4的阳极、所述第二电阻R4的另一端以及所述电容器C2的正极均与所述三极管T2的发射极相连接并输出CPU复位信号到CPU。

进一步地，所述三极管T1和所述三极管T2为PNP型三极管。

具体来说，该种复位处理电路适用于CPU复位信号为高电平的系统，如果CPU复位信号为低电平，则可以更改器件的位置，如图3B所示。

如果CPU具有中断引脚，也可以将电源监控单元输出信号TRIP直接连接到CPU的中断引脚，这样CPU可以第一时间了解到电源掉电的情况，停止对SRAM操作，以免造成数据不可靠存储。

图4为本实用新型掉电保护装置输出控制单元电路原理图，如图4所示，所述输出控制单元具体包括：一个NPN型三极管T3与至少一个光电耦合器；

所述三极管T3的基极与所述电源监控单元相连接，所述三极管T3的集电极与所述系统电源的正极相连接，所述三极管的T3的发射极连接所述各个光电耦合器的正输入端，所述各个光电耦合器的负输入端连接所述CPU；所述各个光电耦合器的集电极与输出单元电源的正极相连，发射极连接到各个输出执行器。

具体来说，输出控制单元的三极管T3控制着输出控制单元的电流流动，当电压正常时，TRIP为高电平，只要光电耦合器的输入信号OutXa(X为1～n中任意一个)为低电平，该光电耦合器就可以正常导通；而当系统掉电时，电源监控单元输出低电平信号TRIP，此时输出控制单元的三极管T3截止，光电耦合器停止工作，此时所述的光电耦合器将关闭。如果输出执行器为继电器或其他开关型器件，都可以用三极管和光电耦合器来控制这些输出执行器。三极管和光电耦合器的相对位置可以根据情况进行改变，例如可以将三极管放在光电耦合器的下面，即三极管的控制作用不发生改变。ISO2～ISOn为光电耦合器，OUT_1a,OUT_2a～OUT_na为光电耦合器控制信号，OUT_1b，OUT_2b～OUT_nb为光电耦合器输出信号，TRIP为电源监控电路输出的电源状态信号。本实施例的输出控制单元可以对输出执行机构提供精确的控制。

本实施例，采用电源监控单元，结合缓存片选控制单元、复位处理单元以及输出控制单元针对整个系统进行统一处理，使得正常运行与掉电过程中以及掉电过程后的各单元得到有效的掉电保护，消除时序不匹配造成的数据丢失的情况，实现了快速识别掉电状态，掉电后的数据可靠保存，解决了现有技术中系统中其他部件有较高的故障率，重要数据高速存储的准确率下降的问题。

图5所示本实施例还包括为所述缓存片选控制单元与所述缓存单元供电的供电单元108，具体包括：

电池电源的正极连接到二极管D1的阳极，系统电源的正极连接到二极管D2的阳极，所述二极管D1阴极和所述二极管D2的阴极相连接作为供电单元的正极；所述电池电源的负极和所述系统电源的负极相连接作为供电单元的负极。

具体来说，缓存片选控制单元和缓存的供电有线路SRAM_VCC提供。当正常工作时，即系统电源的电压大于电池电压时，SRAM_VCC为系统电源电压减去二极管D2的电压。而当系统掉电后，即电池电压大于系统电源电压，SRAM_VCC为电池电压减去二极管D1的电压，即缓存片选控制单元和缓存的供电可由系统电源和电池电源自动切换，无需干预，由于二极管的单向导通特性，使得电池只为缓存和缓存片选控制单元供电，而不为整个系统供电，保证了电池可长时间维持数据的保存。

本实施例的供电单元可由系统电源和电池电源自动切换，由于二极管的单向导通特性，使得电池只为缓存和缓存片选控制单元供电，保证了电池可长时间维持数据的保存。

最后应说明的是：以上各实施例仅用以说明本实用新型的技术方案，而非对其限制；尽管参照前述各实施例对本实用新型进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本实用新型各实施例技术方案的范围。

Claims (7)

1.一种掉电保护装置，其特征在于，包括：

监控系统电源电压，并控制复位处理单元、输出控制单元和缓存片选控制单元的电源监控单元；

控制缓存单元正常状态下读写操作和掉电状态下数据保护的缓存片选控制单元；

当系统掉电时为CPU提供停止条件的复位处理单元；

装置掉电时封锁关闭输出执行器的输出控制单元；

所述电源监控单元与所述缓存片选控制单元、所述复位处理单元和所述输出控制单元相连接，所述缓存片选控制单元与所述缓存单元连接，所述复位处理单元与所述CPU连接，所述输出控制单元与所述输出执行器相连接。

2.根据权利要求1所述的装置，其特征在于，所述电源监控单元，具体包括：参考电源和一个滞回比较器；

所述滞回比较器的正极端连接到所述系统电源，负极端连接到参考电源，所述滞回比较器的所述输出端连接到所述缓存片选控制单元、所述复位处理单元和所述输出控制单元。

3.根据权利要求1所述的装置，其特征在于，所述缓存片选控制单元，具体包括：与非门U1和与非门U2；

所述与非门U1两个输入端全部连接到所述CPU的使能信号输出端，所述与非门U2输入端一端连接所述与非门U1的输出端，所述与非门U2的另一输入端连接所述电源监控单元，所述与非门U2的输出端连接缓存单元。

4.根据权利要求1所述的装置，其特征在于，所述复位处理单元具体包括：

第一电阻R1、三极管T1、二极管D3、电容器C1和第二电阻R2；

所述第一电阻R1一端与所述电源监控单元相连接、另一端与所述三极管T1的基极相连接；所述三极管T1的发射极和所述电容器C1的正极相连接后再与系统电源的正极相连；所述二极管D3的阳极和所述第二电阻R2的一端相连接后再与所述系统电源的负极相连；所述二极管D3的阴极、所述第二电阻R2的另一端以及所述电容器C1的负极均连接于所述三极管T1的集电极并输出CPU复位信号到CPU；

或者，

第一电阻R3、三极管T2、二极管D4、电容C2和第二电阻R4；

所述第一电阻R3一端与所述电源监控单元相连接、另一端与所述三极管T2的基极相连接；所述三极管T2的集电极和所述电容器C2的负极相连接后再与所述系统电源的负极相连；所述二极管D4的阴极和所述第二电阻R4的一端相连接后再与所述系统电源的正极相连；所述二极管D4的阳极、所述第二电阻R4的另一端以及所述电容器C2的正极均与所述三极管T2的发射极相连接并输出CPU复位信号到CPU。

5.根据权利要求4所述的装置，其特征在于，所述三极管T1和所述三极管T2为PNP型三极管。

6.根据权利要求1所述的装置，其特征在于，所述输出控制单元具体包括：一个NPN型三极管T3与至少一个光电耦合器；

所述三极管T3的基极与所述电源监控单元相连接，所述三极管T3的集电极与所述系统电源的正极相连接，所述三极管的T3的发射极连接所述各个光电耦合器的正输入端，所述各个光电耦合器的负输入端连接所述CPU；所述各个光电耦合器的集电极与输出单元电源的正极相连，发射极连接到各个输出执行器。

7.根据权利要求1所述的装置，其特征在于，还包括为所述缓存片选控制单元与所述缓存单元供电的供电单元，具体包括：

电池电源的正极连接到二极管D1的阳极，系统电源的正极连接到二极管D2的阳极，所述二极管D1阴极和所述二极管D2的阴极相连接作为供电单元的正极；所述电池电源的负极和所述系统电源的负极相连接作为供电单元的负极。