CN203982360U - 可有效增强高速信号线驱动能力的内存接入电路 - Google Patents
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Abstract
本实用新型公开了一种可有效增强高速信号线驱动能力的内存接入电路，它包括数据输入单元、数据信号保护单元、时钟信号保护单元和命令信号保护单元，数据输入单元与内存芯片的数据接口相连，数据输入单元还通过数据信号保护单元与第一电压调整端VREG1相连，命令信号与内存芯片的命令端相连，命令信号还通过命令信号保护单元与第二电压调整端VREG2相连，时钟信号通过时钟信号保护单元与内存的时钟端相连。本实用新型能够保证数据信号的时序同步，波形完整，增强高速信号线的驱动能力，并且使数据信号的波形更加标准。
Description
技术领域
本实用新型涉及一种可有效增强高速信号线驱动能力的内存接入电路。
背景技术
当今的服务器系统对CPU、内存数据读写的可靠性要求越来越高，CPU、内存不断吞吐着来自网络和硬盘的计算数据，很多计算数据为核心关键数据，一旦丢失不可恢复，具有实时性，因此对服务器系统的运行条件提出了很大的挑战，为了保证内存数据读写的可靠，在系统运行中供电上不可掉电，服务器主板内部的电源转换芯片不可有异常等，目前服务器系统的供电设计智能尽可能满足冗余需求，但当进而带来这样一个问题，那就是随之而来的体积与成本的上升，电源的散热需求部分也会增大，同时冗余电源或AC电源掉电时，将会造成内存数据的大量丢失，读写数据可靠性需要从根本上保证。
目前急需一种对内存输入数据信号、时钟信号和控制信号的提供保护电路，以保证数据的正确读入，时钟的正常工作以及命令的正常执行。
发明内容
本实用新型的目的在于克服现有技术的不足，提供一种可有效增强高速信号线驱动能力的内存接入电路，能够保证数据信号的时序同步，波形完整，增强高速信号线的驱动能力，并且使波形更加标准。
本实用新型的目的是通过以下技术方案来实现的： 可有效增强高速信号线驱动能力的内存接入电路，它包括数据输入单元、数据信号保护单元、时钟信号保护单元和命令信号保护单元，数据输入单元与内存芯片的数据接口相连，数据输入单元还通过数据信号保护单元与第一电压调整端VREG1相连，命令信号与内存芯片的命令端相连，命令信号还通过命令信号保护单元与第二电压调整端VREG2相连，时钟信号通过时钟信号保护单元与内存的时钟端相连。
所述的数据输入单元有八路数据输出、内存芯片有八路数据输入，数据信号保护单元包括电阻R1、电阻R2、电阻R3、电阻R4、电阻R5、电阻R6、电阻R7、电阻R8，第一数据信号输入端DAT0通过电阻R1与第一电压调整端相连，第二数据信号输入端DAT1通过电阻R2与第一电压调整端相连，第三数据信号输入端DAT2通过电阻R3与第一电压调整端相连，第四数据信号输入端DAT3通过电阻R4与第一电压调整端相连，第五数据信号输入端DAT4通过电阻R5与第一电压调整端相连，第六数据信号输入端DAT5通过电阻R6与第一电压调整端相连，第七数据信号输入端DAT6通过电阻R7与第一电压调整端相连。
所述的时钟信号保护单元包括匹配电阻R9，时钟信号通过匹配电阻R9与内存的时钟端相连。
所述的命令信号保护单元包括匹配电阻R10，命令信号通过匹配电阻R10与电压调整端相连。
本实用新型的有益效果是：
（1）设置了数据信号保护单元，保证了数据信号时序的同步，波形的完整，并且使数据信号的波形更加标准。
（2）设置了时钟端和控制端的匹配电阻，保证了时钟信号和命令信号的完整性、可靠性。
附图说明
图1为本实用新型电路图。
具体实施方式
下面结合附图进一步详细描述本实用新型的技术方案，但本实用新型的保护范围不局限于以下所述。
如图1所示，可有效增强高速信号线驱动能力的内存接入电路，它包括数据输入单元、数据信号保护单元、时钟信号保护单元和命令信号保护单元，数据输入单元与内存芯片的数据接口相连，数据输入单元还通过数据信号保护单元与第一电压调整端VREG1相连，命令信号与内存芯片的命令端相连，命令信号还通过命令信号保护单元与第二电压调整端VREG2相连，时钟信号通过时钟信号保护单元与内存的时钟端相连。
所述的数据输入单元有八路数据输出、内存芯片有八路数据输入，数据信号保护单元包括电阻R1、电阻R2、电阻R3、电阻R4、电阻R5、电阻R6、电阻R7、电阻R8，第一数据信号输入端DAT0通过电阻R1与第一电压调整端相连，第二数据信号输入端DAT1通过电阻R2与第一电压调整端相连，第三数据信号输入端DAT2通过电阻R3与第一电压调整端相连，第四数据信号输入端DAT3通过电阻R4与第一电压调整端相连，第五数据信号输入端DAT4通过电阻R5与第一电压调整端相连，第六数据信号输入端DAT5通过电阻R6与第一电压调整端相连，第七数据信号输入端DAT6通过电阻R7与第一电压调整端相连。
所述的时钟信号保护单元包括匹配电阻R9，时钟信号通过匹配电阻R9与内存的时钟端相连。
所述的命令信号保护单元包括匹配电阻R10，命令信号通过匹配电阻R10与电压调整端相连。
以上所述仅是本实用新型的优选实施方式，应当理解本实用新型并非局限于本文所披露的形式，不应看作是对其他实施例的排除，而可用于各种其他组合、修改和环境，并能够在本文所述构想范围内，通过上述教导或相关领域的技术或知识进行改动。而本领域人员所进行的改动和变化不脱离本实用新型的精神和范围，则都应在本实用新型所附权利要求的保护范围内。
Claims (3)
1.可有效增强高速信号线驱动能力的内存接入电路，其特征在于：它包括数据输入单元、数据信号保护单元、时钟信号保护单元和命令信号保护单元，数据输入单元与内存芯片的数据接口相连，数据输入单元还通过数据信号保护单元与第一电压调整端VREG1相连，命令信号与内存芯片的命令端相连，命令信号还通过命令信号保护单元与第二电压调整端VREG2相连，时钟信号通过时钟信号保护单元与内存的时钟端相连；
所述的数据输入单元有八路数据输出、内存芯片有八路数据输入，数据信号保护单元包括电阻R1、电阻R2、电阻R3、电阻R4、电阻R5、电阻R6、电阻R7、电阻R8，第一数据信号输入端DAT0通过电阻R1与第一电压调整端相连，第二数据信号输入端DAT1通过电阻R2与第一电压调整端相连，第三数据信号输入端DAT2通过电阻R3与第一电压调整端相连，第四数据信号输入端DAT3通过电阻R4与第一电压调整端相连，第五数据信号输入端DAT4通过电阻R5与第一电压调整端相连，第六数据信号输入端DAT5通过电阻R6与第一电压调整端相连，第七数据信号输入端DAT6通过电阻R7与第一电压调整端相连。
2.根据权利要求1所述的可有效增强高速信号线驱动能力的内存接入电路，其特征在于：所述的时钟信号保护单元包括匹配电阻R9，时钟信号通过匹配电阻R9与内存的时钟端相连。
3.根据权利要求1所述的可有效增强高速信号线驱动能力的内存接入电路，其特征在于：所述的命令信号保护单元包括匹配电阻R10，命令信号通过匹配电阻R10与电压调整端相连。
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