CN203966126U - 加密装置 - Google Patents

Abstract

本实用新型提供一种加密装置，包括：微控制器、现场可编程门阵列、多个安全芯片、非易失闪存器、用于存储密钥的智能卡；其中，所述微控制器和所述现场可编程门阵列通过快速外设组件互连标准桥连接所述处理器；所述微控制器和所述现场可编程门阵列通过总线分别连接所述多个安全芯片、所述非易失闪存器和所述智能卡。上述加密装置用于提高多任务时的吞吐率，且降低现有技术中多个加密机并联的成本。

Description

加密装置

技术领域

本实用新型涉及信息安全领域，尤其涉及一种加密装置。

背景技术

随着电子商务的飞速发展以及不同领域的业务日益丰富，而且对安全性要求也越为广泛，这样，借助加密机进行安全性信息的交易变得越来越重要。安全业务量的急剧增加，对加密机的吞吐率提出了巨大的挑战。

然而，在现有的加密机，一般是单任务，即每次只接收一个调用，处理完了才接收新的调用。这样，其速度/吞吐率就比较低，远远不能满足当前的高速度要求。虽然金融系统可以采用多台加密机并联来提高吞吐率，但该方式不仅成本很高，而且增加了应用服务器的复杂度和负担。

实用新型内容

针对现有技术中的缺陷，本实用新型提供一种加密装置，用于提高吞吐率，且降低成本。

本实用新型提供一种加密装置，包括：

处理器，微控制器(Micro Control Unit，简称MCU)、现场可编程门阵列(Field Programmable Gate Array，简称FPGA)、多个安全芯片、非易失闪存器、用于存储密钥的智能卡；

其中，所述微控制器和所述现场可编程门阵列通过快速外设组件互连标准桥(PCIe桥)连接所述处理器；

所述微控制器和所述现场可编程门阵列通过总线分别连接所述多个安全芯片、所述非易失闪存器和所述智能卡；

所述处理器通过快速外设组件互连标准桥将业务写入所述现场可编程门阵列，所述微控制器检测到所述现场可编程门阵列中增加有所述业务，根据所述业务的类型调用一个或多个安全芯片处理所述可编程门阵列中的所述业务，在调用的所述安全芯片将所述业务处理完成后，向所述微控制器发送通知信息，所述微控制器根据所述通知信息将处理完成的业务结果传输至所述可编程门阵列，以使所述处理器通过快速外设组件互连标准桥从所述可编程门阵列中读取所述业务结果。

可选地，所述微控制器还包括：直接内存存取单元(Direct MemoryAccess，简称DMA)；

所述直接内存存取单元用于实现所述可编程门阵列与所述安全芯片间的数据传输。

可选地，所述加密装置换包括与所述处理器连接的北桥，和与所述北桥连接的存储器；

所述处理器通过所述北桥连接所述快速外设组件互连标准桥。

可选地，所述多个安全芯片包括：多个用于加密的加密模块和多个用于解密的解密模块。

由上述技术方案可知，本实用新型的加密装置，通过微控制器实时监测FPGA中处理器写入的新业务，进而在FPGA中增加有新的业务时，微控制器可以调用一个或多个安全芯片处理所述业务，且将安全芯片处理后的业务结果传输至FPGA中，以使处理器读取业务结果，由此提高了加密装置的吞吐率，同时降低了现有技术中多个加密机并联的成本。

附图说明

图1为本实用新型一实施例提供的加密装置的结构示意图；

图2为本实用新型另一实施例提供的加密装置的结构示意图。

具体实施方式

下面结合附图和实施例，对本实用新型的具体实施方式作进一步详细描述。以下实施例用于说明本实用新型，但不用来限制本实用新型的范围。

图1示出了本实用新型一实施例提供的加密装置的结构示意图，如图1所示，本实施例的加密装置包括：处理器10，微控制器13、现场可编程门阵列(FPGA)15、多个安全芯片19、非易失闪存器17、用于存储密钥的智能卡18；

其中，所述微控制器13和所述FPGA15通过快速外设组件互连标准桥(PCIe桥)14连接所述处理器10；

所述微控制器13和所述FPGA15通过总线16分别连接所述多个安全芯片19、所述非易失闪存器17和所述智能卡18；

所述处理器10通过PCIe桥14将业务写入所述FPGA15，所述微控制器13检测到所述FPGA15中增加有所述业务(或应用)，根据所述业务的类型调用一个或多个安全芯片19处理所述FPGA15中的所述业务，在调用的所述安全芯片19将所述业务处理完成后，向所述微控制器13发送通知信息，所述微控制器13根据所述通知信息将处理完成的业务结果传输至所述FPGA15，以使所述处理器10通过PCIe桥14从所述FPGA15中读取所述业务结果。

在具体应用中，所述加密装置换包括与所述处理器10连接的北桥11，和与所述北桥11连接的存储器12；所述处理器10通过所述北桥11连接所述PCIe桥14。

举例来说，本实施例中的多个安全芯片19还包括：多个用于加密的加密模块和多个用于解密的解密模块。在实际应用中，多个安全芯片19还可包括秘密共享芯片(如图2所示)。应说明的是，在具体的电路结构中，该处的秘密共享芯片可属于FPGA所属的电路中的一部分。

本实施例的加密装置，通过微控制器实时监测FPGA中处理器写入的新业务，进而在FPGA中增加有新的业务时，微控制器可以调用一个或多个安全芯片处理所述业务，且将安全芯片处理后的业务结果传输至FPGA中，以使处理器读取业务结果，由此提高了加密装置的吞吐率，同时降低了现有技术中多个加密机并联的成本。

图2示出了本发明另一实施例提供的加密装置的结构示意图，如图2所示，本实施例加密装置的微控制器13还包括：DMA131；所述DMA131用于实现所述FPGA15与安全芯片间的数据传输。例如，DMA131可根据微控制器的指令将安全芯片处理后的业务结果传输至FPGA15中，以实现处理器10的读取。

应说明的是，本实施例的FPGA15可包括多个输入队列单元和多个输出多列单元，如图2所示，输入队列1、…、输入队列n；输出队列1、…、输出队列n。由此，可以使处理器10写入的业务/应用处于不同的输入队列，以及多个安全芯片19处理后的多个业务结果可处于不同的输出队列，由此，可较好的提高加密装置的业务处理能力，以及提高加密装置的吞吐率，同时可降低多个加密机并联的成本。

例如，处理器10将不同的应用通过PCIe桥14写入到相应的输入队列，例如，应用1(即上述所述的业务)写入输入队列1，应用2写入输入队列2；微控制器13自动检测各输入队列，一旦发现有新应用，微控制器13根据应用类型来查询相应的执行单元状态(例如，加解密任务的执行单元是安全芯片1～n(n取大于等于2的自然数)，秘密拆分或组合的执行单元是秘密共享芯片)，并调用空闲的安全芯片19进行处理；执行单元处理完成后通知微控制器13，微控制器13启动DMA131将运算结果搬移到相应的输出队列；进而处理器10再从输出队列读取各应用的处理结果。

本实施例的加密装置通过多输入/输出队列实现多任务并行处理，提高了加密机的吞吐率；其次，通过微控制器完成多业务的调度，减少了处理器10的负担，也减少了PCIe桥的数据量，从而进一步提高加密机的吞吐率。

特别地，本实施例中的安全芯片和FPGA均通过电路结构实现，使得相关的密钥/数据不会进入存储器12，而且处理器10也不能访问这些密钥/数据，从而极大地提高了加密装置的安全性。

最后应说明的是：以上各实施例仅用以说明本实用新型的技术方案，而非对其限制；尽管参照前述各实施例对本实用新型进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本实用新型权利要求所限定的范围。

Claims (4)

1.一种加密装置，包括：处理器，其特征在于，所述加密装置还包括：微控制器、现场可编程门阵列、多个安全芯片、非易失闪存器、用于存储密钥的智能卡；

其中，所述微控制器和所述现场可编程门阵列通过快速外设组件互连标准桥连接所述处理器；

所述微控制器和所述现场可编程门阵列通过总线分别连接所述多个安全芯片、所述非易失闪存器和所述智能卡；

所述处理器通过快速外设组件互连标准桥将业务写入所述现场可编程门阵列，所述微控制器检测到所述现场可编程门阵列中增加有所述业务，根据所述业务的类型调用一个或多个安全芯片处理所述可编程门阵列中的所述业务，在调用的所述安全芯片将所述业务处理完成后，向所述微控制器发送通知信息，所述微控制器根据所述通知信息将处理完成的业务结果传输至所述可编程门阵列，以使所述处理器通过快速外设组件互连标准桥从所述可编程门阵列中读取所述业务结果。

2.根据权利要求1所述的加密装置，其特征在于，所述微控制器还包括：直接内存存取单元；

所述直接内存存取单元用于实现所述可编程门阵列与所述安全芯片之间的数据传输。

3.根据权利要求1所述的加密装置，其特征在于，所述加密装置换包括与所述处理器连接的北桥，和与所述北桥连接的存储器；

所述处理器通过所述北桥连接所述快速外设组件互连标准桥。

4.根据权利要求1所述的加密装置，其特征在于，所述多个安全芯片包括：多个用于加密的加密模块和多个用于解密的解密模块。