CN203747855U - 数字通信系统的信道质量估计与自适应发送接收装置 - Google Patents

Abstract

本实用新型公开一种数字通信系统的信道质量估计与自适应发送接收装置，包括发射端和接收端，所述发射端包括电源模块、及与电源模块均连接的时钟产生模块、基带数据处理模块、中频调制模块、射频模块、功率控制模块、微处理器和可变阶数调制模块；所述接收端包括电源模块、及与电源模块均连接的时钟产生模块、射频模块、中频解调模块、位同步提取模块、信道质量估计模块、D/A转换模块和双工器；所述发射端通过天线与接收端实现通信。本实用新型的发送端采用了可变阶数调制模块，可根据当前信道质量的好坏自适应地选择最佳的调制方式，当信道质量较好时采用高阶调制方式以提高系统的频带利用率；当信道质量较差时，采用低阶调制方式保证数据传输的可靠性。

Description

数字通信系统的信道质量估计与自适应发送接收装置

技术领域

本实用新型涉及通信技术领域，具体涉及一种数字通信系统的信道质量估计与自适应发送接收装置。

背景技术

数字通信系统是利用数字信号来传递信息的通信方式，它的性能由有效性和可靠性来衡量。有效性指的是系统的频带利用率以及信噪比；可靠性指的是系统的误码率。因此，在保证误码率在可接受范围内的前提下尽可能地节省发射功率，同时实现频带利用率的最大化是提高数字通信系统性能的重要课题。传统的自适应发送装置中的调制器为低中频调制器，发送端不能根据信道特性的优劣不同自适应地采用不同的调制体制，并进行相应地功率控制，使得系统频带利用率低，以及发射功率高。

并且传统的信道质量估计一般是建立在导频的基础上，从而可以利用导频信号的先验知识来计算通信链路的导频差错率（PER）。但是，这种技术需要在接收端建立严格的时隙同步，如果在通信链路中信道正被激活使用，这一点可能不是问题。但如果接收机要在相对短的时间内改变频带来测量信道质量，那么建立时隙同步将会变得很困难。另外，由于这种技术依赖于通信系统的工作点、可用信息、信道条件等，有可能需要提供许多时隙用以提供信道质量测量的统计置信度。

实用新型内容

本实用新型所要解决的技术问题是一种发送端可根据接收端反馈的信道质量估计结果自适应的调整调制方式，从而在保证一定的误码性能下实现频带利用率的最大化的数字通信系统的信道质量估计与自适应发送接收装置。

为实现上述技术方案，本实用新型采用的技术方案如下：

数字通信系统的信道质量估计与自适应发送接收装置，包括发射端和接收端，所述发射端包括电源模块、及与电源模块均连接的时钟产生模块、基带数据处理模块、中频调制模块、射频模块、功率控制模块、微处理器和可变阶数调制模块，所述时钟产生模块的输出端分别与微处理器、基带数据处理模块、可变阶数调制模块和中频调制模块的输入端相连，基带数据处理模块的输入端与外部计算机相连、其输出端依次经可变阶数调制模块和中频调制模块与射频模块相连，所述可变阶数调制模块的输入端还与微处理器的输出端相连，所述功率控制模块的输入端与微处理器的输出端相连、其输出端与射频模块相连；所述接收端包括双工器、电源模块、及与电源模块均连接的时钟产生模块、射频模块、中频解调模块、位同步提取模块、信道质量估计模块和D/A转换模块，所述时钟产生模块的输出端分别与位同步提取模块、中频解调模块和信道质量估计模块的输入端相连，信道质量估计模块的输出端依次经D/A转换模块和射频模块与双工器的输入端相连，双工器的输出端依次经射频模块、中频解调模块和位同步提取模块与信道质量估计模块的输入端相连；所述发射端通过天线与接收端实现通信。

上述方案所述基带数据处理模块包括依次连接的并串转换单元、数据加扰单元、卷积编码单元。

上述方案所述信道质量估计模块包括依次连接的抽样单元、累加求和器和乘法器。

与现有技术相比，本实用新型具有以下优点：

（1）发送端采用了可变阶数调制模块，可根据当前信道质量的好坏自适应地选择最佳的调制方式，当信道质量较好时采用高阶调制方式以提高系统的频带利用率；当信道质量较差时，采用低阶调制方式保证数据传输的可靠性。

（2）与传统的利用导频信号进行信道质量估计的结构相比，本实用新型不需要任何先验知识即可在接收端直接根据解调后的基带信号进行信道质量估计，从而增加了系统对多种应用环境的适应性。

附图说明

图1为本实用新型的整体框图；

图2为数据加扰单元的结构框图；

图3为数据加扰单元的电路原理图；

图4为卷积编码单元的结构框图；

图5为卷积编码单元的电路原理图；

图6为发送端可变阶数调制模块的电路原理图；

图7为功率控制模块的结构框图；

图8为信道质量估计模块的结构框图；

图9为位同步提取模块的结构框图；

图10为抽样单元的结构框图。

具体实施方式

如图1所述，本实用新型一种数字通信系统的信道质量估计与自适应发送接收装置，包括发射端和接收端，所述发射端包括电源模块、及与电源模块均连接的时钟产生模块、基带数据处理模块、中频调制模块、射频模块、功率控制模块、微处理器和可变阶数调制模块，所述时钟产生模块的输出端分别与微处理器、基带数据处理模块、可变阶数调制模块和中频调制模块的输入端相连，基带数据处理模块的输入端与计算机相连、其输出端依次经可变阶数调制模块和中频调制模块与射频模块相连，所述可变阶数调制模块的输入端还与微处理器的输出端相连，所述功率控制模块的输入端与微处理器的输出端相连、其输出端与射频模块相连。

所述电源模块采用LTC1703可编程电源管理芯片，为系统提供稳定的5V、3.3V供电电压。

所述时钟产生模块采用NE555芯片组成的多谐振荡器实现。板载晶振为48MHz有源晶振，该时钟信号送入分频电路后，输出稳定的8MHz、32MHz、64MHz、128MHz、256MHz时钟信号。

所述基带数据处理模块包含依次连接并串转换电路、数据加扰单元、卷积编码单元。其工作过程如下：

计算机发出的数据帧经接口电路后送入并串转换模块，将数据帧转换成串行的比特流。串行数据比特率为500Kbit/s。将串行比特流后送入数据加扰单元，以避免出现长串连续的“1”或“0”。数据加扰单元的结构如图2所示，图中D4-D0为移位寄存器。图3给出了数据加扰单元的电路原理图。U1,U2为四位移位寄存器芯片，采用了TI公司的SN74LS95BN芯片。U3为4二输入异或门芯片，采用了TI公司的SN74LS86芯片。加扰后的数据送入卷积编码单元纠错编码，以纠正传输过程中可能出现的错误。卷积编码单元的结构如图4所示。该模块的编码效率为1/2，约束长度为7。图3中，CLK_8M为时钟产生模块送出的8MHz时钟信号。图5给出了卷积编码单元的电路原理图。U1为八位移位寄存器芯片，采用了TI公司的SN74LS299。U2，U3为4二输入异或门芯片，采用了TI公司的SN74LS86芯片。将基带数据处理后的串行数据流送入阶数可变调制映射模块，形成同相（I）、正交（Q）分量。该模块可实现BPSK、QPSK、16QAM、64QAM四种调制方式。经过调制后四种调制方式的数据比特率分别为500kb/s、1Mbit/s、2Mbit/s、4Mbit/s。可变阶数调制器的输入串行数据Din首先送到4选1数据选择器U1中，数据选择器的地址输入端与微处理器的I/O口相连。数据选择器的输出分别与四路调制映射模块的使能输入端相连，触发相应的调制模块工作。图5中，CLK_64M为位同步提取模块送出的64MHz时钟信号。

图6给出了可变阶数调制模块的电路原理图。U4为双四选一数据选择器SN74LS253N，U8为四路电子开关CD4066，U2、U3、U6、U7为四位移位寄存器SN74LS95BN芯片，其中U2完成2bit串并转换，U3完成4bit串并转换，U6、U7完成6bit串并转换。U1，U5为ROM芯片MCM6264，分别存储调制映射的实部和虚部数据。clk_128M、clk_256M分别为时钟产生模块送出的128MHz、256MHz时钟信号。P1.0、P1.1分别与单片机的I/O口P1.0、P1.1相连。

上述中频调制模块，用于将数字基带信号送入数字上变频模块进行IQ调制及D/A转换。数字上变频模块采用AD公司的DAC5687芯片来实现。该芯片采用3.3V供电，可以与FPGA主芯片共用一个电源。利用该芯片将数字基带信号转换成I、Q两路45MHz的数字中频信号。芯片内部集成了1个16位的D/A转换器，可将IQ调制后的数字中频信号转换成模拟中频信号。

上述射频发射模块，用于将AD9857输出的模拟中频信号送入高频载波调制模块进行射频调制，将模拟中频信号转换成射频信号。射频调制模块的核心是混频模块，采用RF2052芯片来实现。最后，将射频信号送入射频功率放大器进行功率放大后经天线发射出去。射频功放部分采用RF3146功放芯片来实现，该芯片的输出功率控制范围可达到50dB。

上述功率控制模块，用于对发射端射频功率放大增益进行控制。电路结构如图7所示，微处理器接收到来自接收端信道质量估计模块反馈的功率误差信号后，利用定时器中断输出PWM信号，送到三极管的基极。若误差功率增大，则增大PWM脉冲的占空比，当PWM脉冲占空比增大时，三极管导通程度增大，RF3146芯片的功率控制引脚的电压也增大，从而增大发射功率。反之，若误差功率减小，则减小PWM脉冲的占空比，RF3146芯片的功率控制引脚电压减小，发射功率也减小。阻值为3.2K的限流电阻作用是限制三极管基极输入电流，防止过流损坏晶体管，阻值为3.2K的分压电阻作用是为三极管基极提供偏置电压。10uF滤波电容对三极管集电极输出电压进行滤波，得到平滑的直流控制电压。利用定时器中断可精确地调整PWM脉冲的占空比，从而可实现精确地功率控制。

上述微处理器，用于对发射端的各个功能模块进行控制，使各个功能模块按照规定的时序协调工作。该模块采用MCS-51单片机来实现。

所述接收端包括电源模块、及与电源模块均连接的时钟产生模块、射频模块、中频解调模块、位同步提取模块、信道质量估计模块、D/A转换模块和双工器，所述时钟产生模块的输出端分别与位同步提取模块、中频解调模块和信道质量估计模块的输入端相连，信道质量估计模块的输出端依次经D/A转换模块和射频模块与双工器的输入端相连，双工器的输出端依次经射频模块、中频解调模块和位同步提取模块与信道质量估计模块的输入端相连；所述发射端通过天线与接收端实现通信。

上述电源模块采用LTC1703可编程电源管理芯片，为系统提供稳定的5V、3.3V供电电压。

上述时钟产生模块采用555芯片组成的多谐振荡器实现。板载晶振为48MHz有源晶振，该时钟信号送入分频电路后，输出稳定的8MHz、32MHz、64MHz、128MHz、256MHz时钟信号。

上述射频模块，用于将天线接收到的射频信号进行低噪声放大和混频处理，最终恢复出140MHz的模拟中频信号。混频模块采用HMC218MS8芯片实现。

上述中频解调模块，用于将射频模块送出的模拟中频信号恢复成I/Q两路数字基带信号。中频解调模块采用AD6654数字下变频芯片实现。

上述位同步提取模块，用于提取数字基带信号中的位同步时钟。位同步提取模块的结构框图如图9所示。它主要由鉴相器、控制器、分频器及时钟变换电路组成。环路中的输入信号din是输入数据的最高位。鉴相器中的跳变检测单元用于检测输入信号中的跳变沿。当检测到一个跳变沿后，产生一个时钟周期的高电平信号，提取出位同步信息。下面说明位同步提取模块的工作过程：

晶振输出频率为码元速率32倍的时钟信号clk_32,经过变换后成为时间相互错开1个时钟周期、频率为数据速率8倍的两个脉冲序列clk_d1、clk_d2。分别加在两个与门上。分频器输出两路相位相差180度的脉冲信号，周期为一个码元宽度，因此在一个码元的半个周期内，滞后支路的与门关闭，超前支路的必定打开，反之亦然。当本地时钟滞后时，滞后支路的第1个与门打开，输出一个高电平脉冲，超前支路的第1个与门关闭。控制器中的单稳触发器检测到此高电平脉冲后，产生4个clk_32时钟周期的高电平脉冲。该高电平脉冲与clk_d2打开第二个与门，输出一个高电平脉冲信号，相当于分频器输入时钟信号clk_in增加了一个脉冲，从而使本地时钟信号相应提前。本地时钟超前时的控制过程与上述过程类似，可依此类推。

上述信道质量估计模块，用于对信道质量进行定量估计，最终输出一个代表误差功率的数字信号W(n)。该模块的结构框图如图8所示，具体实施方式如下：

经射频处理和数字下变频后得到的数字基带信号送入抽样单元，该数字基带信号的采样时钟为clk_sample。clk_sync为位同步提取模块送出的位同步时钟，clk_sync在数值上等于数字基带信号码元周期的倒数。以clk_sync为时钟对数字基带信号提取8个码元周期，同时，利用8位计数器在位同步时钟clk_sync的作用下对输入的数字基带信号进行计数。图10中虚线框所示部分为抽样单元的电路结构框图。数字基带信号采样时钟输入端clk_sample与累加器U1的时钟输入脚clk相连。8位计数器的输出端经过一个三输入与非门后与U1的复位引脚相连。当计数器计满8个码元周期时，输出引脚全为高电平，经过与非门电路后变为低电平复位信号，加法器U1复位，表示本次采样已经结束。位同步提取时钟clk_sync经过上升沿检测电路后与累加器U1的异步清零端相连。在采样时钟clk_sample的作用下，累加器对一个码元周期内的数据进行累加运算，相当于在一个码元周期内进行积分操作。当上升沿检测电路检测到上升沿脉冲后，表示第一个码元周期已经结束，下一个码元周期到来。此时，累加器清零，进行下一个码元周期内的数据累加。累加器的输出抽样单元的输出抽样值。累加器对本次提取的8个码元周期的数字基带信号的采样值进行累加求和，得到反映眼图张开度误差的累加值sum。累加器的工作时钟为位同步时钟clk_sync。将累加器输出结果送入乘法器进行平方运算，输出最终误差功率值W(n)；将模块输出结果反馈到发送端微处理器，微处理器根据该结果进行相应的功率控制和调制方式调整等进一步处理。D/A转换模块，用于将误差功率信号W(n)转换成模拟电压量。该模块采用高性价比的DAC0832芯片实现。双工器，采用TDK公司的三端滤波器ACF4518来实现，用于切换接收和发射两种状态。

Claims (3)

1.数字通信系统的信道质量估计与自适应发送接收装置，包括发射端和接收端，其特征在于：所述发射端包括电源模块、及与电源模块均连接的时钟产生模块、基带数据处理模块、中频调制模块、射频模块、功率控制模块、微处理器和可变阶数调制模块，所述时钟产生模块的输出端分别与微处理器、基带数据处理模块、可变阶数调制模块和中频调制模块的输入端相连，基带数据处理模块的输入端与外部计算机相连、其输出端依次经可变阶数调制模块和中频调制模块与射频模块相连，所述可变阶数调制模块的输入端还与微处理器的输出端相连，所述功率控制模块的输入端与微处理器的输出端相连、其输出端与射频模块相连；所述接收端包括双工器、电源模块、及与电源模块均连接的时钟产生模块、射频模块、中频解调模块、位同步提取模块、信道质量估计模块和D/A转换模块，所述时钟产生模块的输出端分别与位同步提取模块、中频解调模块和信道质量估计模块的输入端相连，信道质量估计模块的输出端依次经D/A转换模块和射频模块与双工器的输入端相连，双工器的输出端依次经射频模块、中频解调模块和位同步提取模块与信道质量估计模块的输入端相连；所述发射端通过天线与接收端实现通信。

2.根据权利要求1所述的数字通信系统的信道质量估计与自适应发送接收装置，其特征在于：所述基带数据处理模块包括依次连接的并串转换单元、数据加扰单元、卷积编码单元。

3.根据权利要求1所述的数字通信系统的信道质量估计与自适应发送接收装置，其特征在于：所述信道质量估计模块包括依次连接的抽样单元、累加求和器和乘法器。