CN203482113U - 一种智能功率模块 - Google Patents

Abstract

本实用新型属于功率驱动控制领域，提供了一种智能功率模块。本实用新型所提供的智能功率模块通过其HVIC芯片所包括的自举电路的电源检测模块对HVIC芯片的电源端进行电压检测，并在HVIC芯片的电源端的电压低于第一预设电压值时低电平以驱动U相控制模块、V相控制模块及W相控制模块分别控制第一高压DMOS管DM1、第二高压DMOS管DM2及第三高压DMOS管DM3关断，使智能功率模块的低压区与高压区之间的通路被迅速切断，从而有效地使HVIC芯片的电源避免受到损坏，降低了因电源受损而发生功能失控的机率，进而提高了智能功率模块的使用可靠性和安全性。

Description

一种智能功率模块

技术领域

本实用新型属于功率驱动控制领域，尤其涉及一种智能功率模块。

背景技术

智能功率模块（IPM，Intelligent Power Module），是一种结合电力电子技术和集成电路技术的功率驱动类产品。智能功率模块把功率开关器件和高压驱动电路集成在一起，并内置有过电压、过电流和过热等故障检测电路。智能功率模块一方面通过接收MCU的控制信号并驱动后续电路工作，另一方面又将系统的状态检测信号反馈回MCU。与传统分立方案相比，智能功率模块以其高集成度、高可靠性等优势赢得越来越大的市场，尤其适合于驱动电机的变频器及各种逆变电源，是用于变频调速、冶金机械、电力牵引、伺服驱动及变频家电的理想电力电子器件。

现有的智能功率模块的电路结构如图1所示，其用于输出U相电、V相电及W相电。其中：

HVIC（High Voltage Integrated Circuit，高压集成电路）芯片101的电源端VCC作为智能功率模块的低压区供电正端VDD，VDD处的电压一般为15V，HVIC芯片101的第一上桥臂信号端HIN1、第二上桥臂信号端HIN2及第三上桥臂信号端HIN3分别作为智能功率模块的U相上桥臂输入端UHIN、V相上桥臂输入端VHIN及W相上桥臂输入端WHIN；HVIC芯片101的第一下桥臂信号端LIN1、第二下桥臂信号端LIN2及第三下桥臂信号端LIN3分别作为智能功率模块的U相下桥臂输入端ULIN、V相下桥臂输入端VLIN及W相下桥臂输入端WLIN；在此，智能功率模块的第一上桥臂信号端HIN1、第二上桥臂信号端HIN2、第三上桥臂信号端HIN3、第一下桥臂信号端LIN1、第二下桥臂信号端LIN2及第三下桥臂信号端LIN3的输入信号的电压范围是0～5V；HVIC芯片101的接地端GND作为智能功率模块的低压区供电负端COM；HVIC芯片101的第一供电正端VB1作为智能功率模块的U相高压区供电正端UVB，HVIC芯片101的第一高压区控制端HO1与IGBT管Q1的栅极相连，HVIC芯片101的第一供电负端VS1端与所述IGBT管Q1的源极、快恢复二极管D1的阳极、IGBT管Q4的漏极以及快恢复二极管D4的阴极相连，并作为智能功率模块的U相高压区供电负端UVS，滤波电容C1连接于智能功率模块的U相高压区供电正端UVB与U相高压区供电负端UVS之间；HVIC芯片101的第二供电正端VB2作为智能功率模块的V相高压区供电正端VVB，HVIC芯片101的第二高压区控制端HO2与IGBT管Q2的栅极相连，HVIC芯片101的第二供电负端VS2与IGBT管Q2的源极、快恢复二极管D2的阳极、IGBT管Q5的漏极以及快恢复二极管D5的阴极相连，并作为智能功率模块的V相高压区供电负端VVS，滤波电容C2连接于智能功率模块的V相高压区供电正端VVB与V相高压区供电负端VVS之间；HVIC芯片101的第三供电正端VB3作为智能功率模块的W相高压区供电正端WVB，HVIC芯片101的第三高压区控制端HO3与IGBT管Q3的栅极相连，HVIC芯片101的第三供电负端VS3与IGBT管Q3的源极、快恢复二极管D3的阳极、IGBT管Q6的漏极以及快恢复二极管D6的阴极相连，并作为智能功率模块的W相高压区供电负端WVS，滤波电容C3连接于智能功率模块的W相高压区供电正端WVB与W相高压区供电负端WVS之间；HVIC芯片101的第一低压区控制端LO1、第二低压区控制端LO2及第三低压区控制端LO3分别与IGBT管Q4的栅极、IGBT管Q5的栅极以及IGBT管Q6的栅极相连；IGBT管Q4的源极与快恢复二极管D4的阳极相连，并作为智能功率模块的U相低电压参考端UN；IGBT管Q5的源极与快恢复二极管D5的阳极相连，并作为智能功率模块的V相低电压参考端VN；IGBT管Q6的源极与快恢复二极管D6的阳极相连，并作为智能功率模块的W相低电压参考端WN；IGBT管Q1的漏极、快恢复二极管D1的阴极、IGBT管Q2的漏极、快恢复二极管D2的阴极、IGBT管Q3的集电极、快恢复二极管D3的阴极共接并作为智能功率模块的高电压输入端P，P一般接入300V电压。

HVIC芯片101的作用是将HIN1、HIN2、HIN3、LIN1、LIN2、LIN3所接收的0～5V的逻辑信号分别传到HO1、HO2、HO3、LO1、LO2、LO3，其中HO1、HO2及HO3所输出的是VS～VS+15V的逻辑信号，LO1、LO2、LO3是0～15V的逻辑信号；同一相的输入信号不能同时为高电平，即第一上桥臂信号端HIN1与第一下桥臂信号端LIN1的输入信号不能同时为高电平，第二上桥臂信号端HIN2与第二下桥臂信号端LIN2的输入信号不能同时为高电平，第三上桥臂信号端HIN3与第三下桥臂信号端LIN3的输入信号不能同时为高电平。

HVIC芯片101内部包含有自举电路，该自举电路的结构如下：

高压DMOS管DM1的源极、高压DMOS管DM2的源极以及高压DMOS管DM3的源极共接于HVIC芯片101的电源端VCC，高压DMOS管DM1的衬底、高压DMOS管DM2的衬底以及高压DMOS管DM3的衬底均接地，高压DMOS管DM1的漏极、高压DMOS管DM2的漏极以及高压DMOS管DM3的漏极分别连接HVIC芯片101的第一供电正端VB1、第二供电正端VB2及第三供电正端VB3，U相控制电路1011的输入端、V相控制电路1012的输入端及W相控制电路1013的输入端分别连接HVIC芯片101的第一下桥臂信号端LIN1、第二下桥臂信号端LIN2及第三下桥臂信号端LIN3，U相控制电路1011的输出端、V相控制电路1012的输出端及W相控制电路1013的输出端分别与高压DMOS管DM1的栅极、高压DMOS管DM2的栅极以及高压DMOS管DM3的栅极相连接。

在实际应用时，智能功率模块的接线方法如图2所示，电容C4连接于UVB与UVS之间，电容C5连接于VVB与VVS之间，电容C6连接于WVB与WVS之间；UN、VN、WN共接于电阻R1的第一端，电阻R1的第二端与COM共接于地。以下是以U相为例说明智能功率模块的工作原理：

当LIN1为高电平时，HIN1则必须为低电平，此时，LO1和HO1分别输出高电平和低电平，从而使VS1处的电压约为0V，在LIN1为高电平时，U相控制电路1011输出高电平使高压DMOS管DM1导通，VCC通过高压DMOS管DM1向电容C1和电容C4充电，当时间足够长或使电容C1和电容C4充电前的剩余电量足够多时，VB1对VS1的电压接近15V。

当LIN1为低电平时，HIN1为低电平或高电平。当HIN1为低电平时，LO1和HO1均输出低电平，此时U相高压区不工作且无输出；而当HIN1为高电平时，LO1和HO1分别输出低电平和高电平，从而使VS1处的电压约为300V。在LIN1为低电平时，U相控制电路1011输出低电平使高压DMOS管DM1截止，VB1的电压被抬高至315V左右，通过电容C1及电容C4的电量维持U相高压区工作，如果HIN1为高电平的持续时间足够短或电容C1和电容C4存储的电量足够多，在U相高压区工作过程中，VB1对VS1的电压可保持在14V以上。

在实际应用过程中，以U相控制电路1011为例，如果HVIC芯片101的电源端VCC在U相控制电路1011在输出高电平时突然断电，则会使第一高压DMOS管DM1的栅极所积聚的电荷无法在瞬间完全释放，第一高压DMOS管DM1就会在一段时间内保持半导通或导通状态，而如果此时智能功率模块所带动的电机出现反转，就会使VS1处的电压被抬高，且VB1处的电压也会相应地被抬高，从而引发从VB1处通过高压DMOS管DM1倒灌电流至HVIC芯片101的电源端VCC的现象，这就很容易造成HVIC芯片101的电源部分出现损坏，而在下次启动时，由于HVIC芯片101因电源受损而出现功能失控，因此会导致智能功率模块中的IGBT管（即Q1～Q6）烧毁，严重时甚至会因热积聚而出现爆炸并引发火灾。

综上所述，现有的智能功率模块中的HVIC芯片在其电源端突然断电时会出现电源受损并在下次启动时引发功能失控，进而导致IGBT管烧毁且容易引发火灾。

实用新型内容

本实用新型的目的在于提供一种智能功率模块，旨在解决现有的智能功率模块的HVIC芯片在其电源端突然断电时出现电源受损并在下次启动时引发功能失控而使IGBT管烧毁且容易引发火灾的安全性问题。

本实用新型是这样实现的，一种智能功率模块，包括HVIC芯片、第一IGBT管Q1、第一快恢复二极管D1、第二IGBT管Q2、第二快恢复二极管D2、第三IGBT管Q3、第三快恢复二极管D3、第四IGBT管Q4、第四快恢复二极管D4、第五IGBT管Q5、第五快恢复二极管D5、第六IGBT管Q6、第六快恢复二极管D6、第一滤波电容C1、第二滤波电容C2及第三滤波电容C3；所述HVIC芯片的电源端为所述智能功率模块的低压区供电正端，所述HVIC芯片的第一上桥臂信号端、第二上桥臂信号端及第三上桥臂信号端分别为所述智能功率模块的U相上桥臂输入端、V相上桥臂输入端及W相上桥臂输入端，所述HVIC芯片的第一下桥臂信号端、第二下桥臂信号端及第三下桥臂信号端分别为所述智能功率模块的U相下桥臂输入端、V相下桥臂输入端及W相下桥臂输入端，所述HVIC芯片的接地端作为所述智能功率模块的低压区供电负端，所述HVIC芯片的第一供电正端作为所述智能功率模块的U相高压区供电正端，所述HVIC芯片的第一高压区控制端与所述第一IGBT管Q1的栅极相连，所述HVIC芯片的第一供电负端与所述第一IGBT管Q1的源极、所述第一快恢复二极管D1的阳极、所述IGBT管D4的漏极以及所述第四快恢复二极管D4的阴极共接作为所述智能功率模块的U相高压区供电负端，所述第一滤波电容C1连接于所述智能功率模块的U相高压区供电正端与U相高压区供电负端之间，所述HVIC芯片的第二供电正端作为所述智能功率模块的V相高压区供电正端，所述HVIC芯片的第二高压区控制端与所述第二IGBT管Q2的栅极相连，所述HVIC芯片的第二供电负端与所述第二IGBT管Q2的源极、所述第二快恢复二极管D2的阳极、所述第五IGBT管Q5的漏极以及所述第五快恢复二极管D5的阴极共接作为智能功率模块的V相高压区供电负端，所述第二滤波电容C2连接于所述智能功率模块的V相高压区供电正端与V相高压区供电负端之间，所述HVIC芯片的第三供电正端作为所述智能功率模块的W相高压区供电电源正端，所述HVIC芯片的第三高压区控制端与所述第三IGBT管Q3的栅极相连，所述HVIC芯片的第三供电负端与所述第三IGBT管Q3的源极、所述第三快恢复二极管D3的阳极、所述第六IGBT管Q6的漏极以及所述第六快恢复二极管D6的阴极共接作为所述智能功率模块的W相高压区供电负端，所述第三滤波电容C3连接于智能功率模块的W相高压区供电正端与W相高压区供电负端之间；所述HVIC芯片的第一低压区控制端、第二低压区控制端及第三低压区控制端分别与所述第四IGBT管Q4的栅极、所述第五IGBT管Q5的栅极以及所述第六IGBT管Q6的栅极相连；所述第一IGBT管Q1的漏极与所述第一快恢复二极管D1的阴极、所述第二IGBT管Q2的漏极、所述第二快恢复二极管D2的漏极、所述第三IGBT管Q3的漏极及所述第三快恢复二极管D3的阴极共接所形成的共接点作为所述智能功率模块的高电压输入端，所述第四IGBT管Q4的源极与所述第四快恢复二极管D4的阳极共接所形成的共接点作为所述智能功率模块的U相低电压参考端，所述第五IGBT管Q5的源极与所述第五快恢复二极管D5的阳极共接所形成的共接点作为所述智能功率模块的V相低电压参考端，所述第六IGBT管Q6的源极与所述第六快恢复二极管D6的阳极共接所形成的共接点作为所述智能功率模块的W相低电压参考端；

所述HVIC芯片包括一自举电路，所述自举电路包括：

第一高压DMOS管DM1、第二高压DMOS管DM2、第三高压DMOS管DM3、U相控制模块、V相控制模块、W相控制模块以及电源检测模块；

所述第一高压DMOS管DM1的源极与所述第二高压DMOS管DM2的源极、所述第三高压DMOS管DM3的源极以及所述电源检测模块的电源检测端共接于所述HVIC芯片的电源端，所述第一高压DMOS管DM1的漏极、所述第二高压DMOS管DM2的漏极及所述第三高压DMOS管DM3的漏极分别连接所述HVIC芯片的第一供电正端、第二供电正端及第三供电正端，所述第一高压DMOS管DM1的衬底、所述第二高压DMOS管DM2的衬底及所述第三高压DMOS管DM3的衬底均接地，所述U相控制模块的第一输入端、所述V相控制模块的第一输入端及所述W相控制模块的第一输入端分别连接所述HVIC芯片的第一下桥臂信号端、第二下桥臂信号端及第三下桥臂信号端，所述U相控制模块的第二输入端、所述V相控制模块的第二输入端及所述W相控制模块的第二输入端分别连接所述电源检测模块的第一输出端、第二输出端及第三输出端，所述U相控制模块的输出端、所述V相控制模块的输出端及所述W相控制模块的输出端分别连接所述第一高压DMOS管DM1的栅极、所述第二高压DMOS管DM2的栅极及所述第三高压DMOS管DM3的栅极；

当所述电源检测模块检测到所述HVIC芯片的电源端的电压小于第一预设电压值时，所述电源检测模块的第一输出端、第二输出端及第三输出端均输出低电平以驱动所述U相控制模块、所述V相控制模块及所述W相控制模块分别控制所述第一高压DMOS管DM1、所述第二高压DMOS管DM2及所述第三高压DMOS管DM3关断；

当所述电源检测模块检测到所述HVIC芯片的电源端的电压大于第二预设电压值时，所述电源检测模块的第一输出端、第二输出端及第三输出端均输出高电平，若所述HVIC芯片的第一下桥臂信号端为高电平，则所述U相控制模块控制所述第一高压DMOS管DM1导通，若所述HVIC芯片的第一下桥臂信号端为低电平，则所述U相控制模块控制所述第一高压DMOS管DM1关断；若所述HVIC芯片的第二下桥臂信号端为高电平，则所述V相控制模块控制所述第二高压DMOS管DM2导通，若所述HVIC芯片的第二下桥臂信号端为低电平，则所述V相控制模块控制所述第二高压DMOS管DM2关断；若所述HVIC芯片的第三下桥臂信号端为高电平，则所述W相控制模块控制所述第三高压DMOS管DM3导通，若所述HVIC芯片的第三下桥臂信号端为低电平，则所述W相控制模块控制所述第三高压DMOS管DM3关断；

其中，所述第一预设电压值小于所述第二预设电压值。

本实用新型通过在智能功率模块的HVIC芯片中采用包括第一高压DMOS管DM1、第二高压DMOS管DM2、第三高压DMOS管DM3、U相控制模块、V相控制模块、W相控制模块以及电源检测模块的自举电路，由电源检测模块对HVIC芯片的电源端进行电压检测，并在HVIC芯片的电源端的电压低于第一预设电压值时低电平以驱动U相控制模块、V相控制模块及W相控制模块分别控制第一高压DMOS管DM1、第二高压DMOS管DM2及第三高压DMOS管DM3关断，使智能功率模块的低压区与高压区之间的通路被迅速切断，从而有效地使HVIC芯片的电源避免受到损坏，降低了因电源受损而发生功能失控的机率，进而提高了智能功率模块的使用可靠性和安全性。

附图说明

图1是现有的智能功率模块的结构示意图；

图2是智能功率模块在实际应用中的示意图；

图3是本实用新型实施例提供的智能功率模块的结构图；

图4是本实用新型实施例提供的智能功率模块中的HVIC芯片所包括的自举电路的内部结构图。

具体实施方式

为了使本实用新型的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本实用新型进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本实用新型，并不用于限定本实用新型。

本实用新型实施例通过在智能功率模块的HVIC芯片中采用包括第一高压DMOS管DM1、第二高压DMOS管DM2、第三高压DMOS管DM3、U相控制模块、V相控制模块、W相控制模块以及电源检测模块的自举电路，使智能功率模块的低压区与高压区之间的通路被迅速切断，从而有效地使HVIC芯片的电源避免受到损坏，降低了因电源受损而发生功能失控的机率，进而提高了智能功率模块的使用可靠性和安全性。

图3示出了本实用新型实施例提供的智能功率模块的结构，为了便于说明，仅示出了与本实用新型相关的部分，详述如下：

智能功率模块包括HVIC芯片100、第一IGBT管Q1、第一快恢复二极管D1、第二IGBT管Q2、第二快恢复二极管D2、第三IGBT管Q3、第三快恢复二极管D3、第四IGBT管Q4、第四快恢复二极管D4、第五IGBT管Q5、第五快恢复二极管D5、第六IGBT管Q6、第六快恢复二极管D6、第一滤波电容C1、第二滤波电容C2及第三滤波电容C3。

HVIC芯片100的电源端VCC为智能功率模块100的低压区供电正端VDD，HVIC芯片100的第一上桥臂信号端HIN1、第二上桥臂信号端HIN2及第三上桥臂信号端HIN3分别为智能功率模块的U相上桥臂输入端UHIN、V相上桥臂输入端VHIN及W相上桥臂输入端WHIN，HVIC芯片100的第一下桥臂信号端LIN1、第二下桥臂信号端LIN2及第三下桥臂信号端LIN3分别为智能功率模块的U相下桥臂输入端ULIN、V相下桥臂输入端VLIN及W相下桥臂输入端WLIN，HVIC芯片100的接地端GND作为智能功率模块的低压区供电负端COM，HVIC芯片100的第一供电正端VB1作为智能功率模块的U相高压区供电正端UVB，HVIC芯片100的第一高压区控制端HO1与第一IGBT管Q1的栅极相连，HVIC芯片100的第一供电负端VS1与第一IGBT管Q1的源极、第一快恢复二极管D1的阳极、IGBT管D4的漏极以及第四快恢复二极管D4的阴极共接作为智能功率模块的U相高压区供电负端UVS，第一滤波电容C1连接于智能功率模块的U相高压区供电正端UVB与U相高压区供电负端UVS之间，HVIC芯片100的第二供电正端VB2作为智能功率模块的V相高压区供电正端VVB，HVIC芯片100的第二高压区控制端HO2与第二IGBT管Q2的栅极相连，HVIC芯片100的第二供电负端VS2与第二IGBT管Q2的源极、第二快恢复二极管D2的阳极、第五IGBT管Q5的漏极以及第五快恢复二极管D5的阴极共接作为智能功率模块的V相高压区供电负端VVS，第二滤波电容C2连接于智能功率模块的V相高压区供电正端VVB与V相高压区供电负端VVS之间，HVIC芯片100的第三供电正端VB3作为智能功率模块的W相高压区供电正端WVB，HVIC芯片100的第三高压区控制端HO3与第三IGBT管Q3的栅极相连，HVIC芯片100的第三供电负端VS3与第三IGBT管Q3的源极、第三快恢复二极管D3的阳极、第六IGBT管Q6的漏极以及第六快恢复二极管D6的阴极共接作为智能功率模块的W相高压区供电负端WVS，第三滤波电容C3连接于智能功率模块的W相高压区供电正端WVB与W相高压区供电负端WVS之间；HVIC芯片100的第一低压区控制端LO1、第二低压区控制端LO2及第三低压区控制端LO3分别与第四IGBT管Q4的栅极、第五IGBT管Q5的栅极以及第六IGBT管Q6的栅极相连；第一IGBT管Q1的漏极与第一快恢复二极管D1的阴极、第二IGBT管Q2的漏极、第二快恢复二极管D2的漏极、第三IGBT管Q3的漏极及第三快恢复二极管D3的阴极共接所形成的共接点作为智能功率模块的高电压输入端P，第四IGBT管Q4的源极与第四快恢复二极管D4的阳极共接所形成的共接点作为智能功率模块的U相低电压参考端UN，第五IGBT管Q5的源极与第五快恢复二极管D5的阳极共接所形成的共接点作为智能功率模块的V相低电压参考端VN，第六IGBT管Q6的源极与第六快恢复二极管D6的阳极共接所形成的共接点作为智能功率模块的W相低电压参考端WN。

HVIC芯片100包括一自举电路10，自举电路10包括第一高压DMOS管DM1、第二高压DMOS管DM2、第三高压DMOS管DM3、U相控制模块101、V相控制模块102、W相控制模块103以及电源检测模块104。

第一高压DMOS管DM1的源极与第二高压DMOS管DM2的源极、第三高压DMOS管DM3的源极以及电源检测模块104的电源检测端共接于HVIC芯片100的电源端VCC，第一高压DMOS管DM1的漏极、第二高压DMOS管DM2的漏极及第三高压DMOS管DM3的漏极分别连接HVIC芯片100的第一供电正端VB1、第二供电正端VB2及第三供电正端VB3，第一高压DMOS管DM1的衬底、第二高压DMOS管DM2的衬底及第三高压DMOS管DM3的衬底均接地，U相控制模块101的第一输入端、V相控制模块102的第一输入端及W相控制模块103的第一输入端分别连接HVIC芯片100的第一下桥臂信号端LIN1、第二下桥臂信号端LIN2及第三下桥臂信号端LIN3，U相控制模块101的第二输入端、V相控制模块102的第二输入端及W相控制模块103的第二输入端分别连接电源检测模块104的第一输出端、第二输出端及第三输出端，U相控制模块101的输出端、V相控制模块102的输出端及W相控制模块103的输出端分别连接第一高压DMOS管DM1的栅极、第二高压DMOS管DM2的栅极及第三高压DMOS管DM3的栅极。

当电源检测模块104检测到HVIC芯片100的电源端VCC的电压小于第一预设电压值V1时，电源检测模块104的第一输出端、第二输出端及第三输出端均输出低电平以驱动U相控制模块101、V相控制模块102及W相控制模块103分别控制第一高压DMOS管DM1、第二高压DMOS管DM2及第三高压DMOS管DM3关断。

当电源检测模块104检测到HVIC芯片100的电源端VCC的电压大于第二预设电压值V2时，电源检测模块104的第一输出端、第二输出端及第三输出端均输出高电平，若HVIC芯片100的第一下桥臂信号端LIN1为高电平，则U相控制模块101控制第一高压DMOS管DM1导通，若HVIC芯片100的第一下桥臂信号端LIN1为低电平，则U相控制模块101控制第一高压DMOS管DM1关断；若HVIC芯片100的第二下桥臂信号端LIN2为高电平，则V相控制模块102控制第二高压DMOS管DM2导通，若HVIC芯片100的第二下桥臂信号端LIN2为低电平，则V相控制模块102控制第二高压DMOS管DM2关断；若HVIC芯片100的第三下桥臂信号端LIN3为高电平，则W相控制模块103控制第三高压DMOS管DM3导通，若HVIC芯片100的第三下桥臂信号端LIN3为低电平，则W相控制模块103控制第三高压DMOS管DM3关断。

其中，第一预设电压值V1小于第二预设电压值V2，这样能够在HVIC芯片100的电源端VCC的电压在出现小幅波动时产生一定的滞回，避免电源检测模块104因检测到电压的微小变化而频繁变换其输出电平（即在高电平与低电平之间频繁切换）。

图4示出了本实用新型实施例提供的智能功率模块中的HVIC芯片所包括的自举电路的内部结构，为了便于说明，仅示出了与本实用新型相关部分，详述如下：

作为本实用新型一实施例，U相控制模块101包括第一施密特触发器U1和第一与门U2，第一施密特触发器U1的输入端为U相控制模块101的第一输入端，第一施密特触发器U1的输出端连接第一与门U2的第一输入端1，第一与门U2的第二输入端2和输出端3分别为U相控制模块101的第二输入端和输出端。

作为本实用新型一实施例，V相控制模块102包括第二施密特触发器U3和第二与门U4，第二施密特触发器U3的输入端为V相控制模块102的第一输入端，第二施密特触发器U3的输出端连接第二与门U4的第一输入端1，第二与门U4的第二输入端2和输出端3分别为V相控制模块102的第二输入端和输出端。

作为本实用新型一实施例，W相控制模块103包括第三施密特触发器U5和第三与门U6，第三施密特触发器U5的输入端为W相控制模块103的第一输入端，第三施密特触发器U5的输出端连接第三与门U6的第一输入端1，第三与门U6的第二输入端2和输出端3分别为W相控制模块103的第二输入端和输出端。

作为本实用新型一实施例，电源检测模块104包括：

第一PMOS管P1、第二PMOS管P2、第三PMOS管P3、第四PMOS管P4、第五PMOS管P5、第六PMOS管P6、第一电阻R1、第二电阻R2、第一NMOS管N1、第二NMOS管N2、第三NMOS管N3、第四NMOS管N4、第五NMOS管N5、第六NMOS管N6、稳压二极管ZD1、第三电阻R3、第四电阻R4、第五电阻R5、第一非门U7、第二非门U8、第三非门U9、第四非门U10以及第五非门U11；

第一PMOS管P1的源极与衬底、第二PMOS管P2的源极与衬底、第三PMOS管P3的源极与衬底、第四PMOS管P4的源极与衬底、第五PMOS管P5的源极与衬底、第三电阻R3的第一端以及第六PMOS管P6的源极与衬底共接所形成的共接点为电源检测模块104的电源检测端，第一PMOS管P1的栅极与漏极、第二PMOS管P2的栅极以及第三PMOS管P3的栅极共接于第一电阻R1的第一端，第一电阻R1的第二端连接第二电阻R2的第一端，第二PMOS管P2的漏极、第一NMOS管N1的漏极与栅极以及第四NMOS管N4的栅极共接于第六NMOS管N6的栅极，第三PMOS管P3的漏极与第二NMOS管N2的栅极共接于稳压二极管ZD1的阴极，第四PMOS管P4的漏极与第二NMOS管N2的漏极共接于第六PMOS管P6的栅极，第四PMOS管P4的栅极与第五PMOS管P5的栅极和漏极共接于第三NMOS管N3的漏极，第三NMOS管N3的栅极与第三电阻R3的第二端共接于第四电阻R4的第一端，第四电阻R4的第二端与第五电阻R5的第一端共接于第五NMOS管N5的漏极，第六PMOS管P6的漏极与第六NMOS管N6的漏极共接于第一非门U7的输入端，第六NMOS管N6的源极与衬底、第五NMOS管N5的源极与衬底、第五电阻R5的第二端、第二NMOS管N2的衬底、第三NMOS管N3的衬底、第四NMOS管N4的源极与衬底、稳压二极管ZD1的阳极、第一NMOS管N1的源极与衬底以及第二电阻R2的第二端共接于地，第一非门U7的输出端连接第二非门U8的输入端，第五NMOS管N5的栅极、第三非门U9的输入端、第四非门U10的输入端以及第五非门U11的输入端共接于第二非门U8的输出端，第三非门U9的输出端、第四非门U10的输出端及第五非门U11的输出端分别为电源检测模块104的第一输出端、第二输出端及第三输出端。

其中，由第一PMOS管P1与第一电阻R1及第二电阻R2产生电流，为了保证电流的温度稳定性，第一电阻R1可采用正温度系数的Base电阻，第二电阻R2可采用负温度系数的Poly电阻，此处所产生的电流为微安级别的电流；通过电流镜作用使稳压二极管ZD1得到恒定的电流，从而使第二NMOS管N2的栅极产生恒定的电压，该电压值V_Z可设计为6.4V，即V_Z=6.4V；第三电阻R3的阻值R₃可取值为40千欧（即R₃=40kΩ），第四电阻R4的阻值R₄可取值为56千欧（即R₄=56kΩ），第五电阻R5的阻值R₅可取值为44千欧（即R₅=44kΩ）。

假设HVIC芯片100的电源端VCC在正常情况下所获得的电压V_CC为15V，第三NMOS管N3的栅极电压V_G一定大于V_Z=6.4V，从而使第六PMOS管P6因栅极获得高电平而截止，则第一非门U7的输入端为低电平，所以第二非门U8输出低电平，第三非门U9、第四非门U10及第五非门U11均输出高电平，且第五NMOS管N5截止，第三NMOS管N3的栅极电压V_G为：

$V_G=\frac{R_4+R_5}{R_3+R_4+R_5}\·V_{\mathrm{CC}}$

当V_CC因电源端VCC突然断电而减小并下降至第一预设电压值V1时，则V_Z与V_G的关系为

即可得知第一预设电压值V1需要在等于9V时才能使V_Z<V_G，所以第一预设电压值V1=9V；而在V_CC降低至9V以下后，第六PMOS管P6因其栅极变为低电平而导通，则第一非门U7的输入端为高电平，第二非门U8输出高电平，所以第三非门U9、第四非门U10及第五非门U11均输出低电平，且第五NMOS管N5导通，第三NMOS管N3的栅极电压V_G为：

$V_G=\frac{R_4}{R_3+R_4}\&CenterDot;V_{\mathrm{CC}}$

这时如果V_CC因电源端VCC的电压升高而增加至第二预设电压值V2，则V_Z与V_G的关系为即可得知第二预设电压值V2需要在等于11V时才能使V_Z>V_G，所以第二预设电压值V2=11V。因此，电源检测模块104的电压滞回值被设计成V2-V1=11V-9V=2V，亦即：当V_CC从15V降低至9V以下后，电源检测模块104的第一输出端、第二输出端及第三输出端同时从高电平变为低电平；当V_CC从9V以下上升至11V以上后，电源检测模块104的第一输出端、第二输出端及第三输出端同时恢复为高电平。

第一施密特触发器U1、第二施密特触发器U3、第三施密特触发器U5的作用是过滤输入信号的波动，其输入信号与输出信号的相位一致，因此：

当LIN1、LIN2、LIN3的输入为高电平时，第一施密特触发器U1、第二施密特触发器U3、第三施密特触发器U5分别输出高电平；

当LIN1、LIN2、LIN3的输入为低电平时，第一施密特触发器U1、第二施密特触发器U3、第三施密特触发器U5分别输出低电平。

如果电源检测模块104的第一输出端、第二输出端及第三输出端同时为高电平，则：

当LIN1、LIN2、LIN3分别为高电平，第一与门U2、第二与门U4及第三与门U6分别输出高电平；

当LIN1、LIN2、LIN3分别为低电平，第一与门U2、第二与门U4及第三与门U6分别输出低电平。

在V_CC从15V降低到低于9V后，因为电源检测模块104的第一输出端、第二输出端及第三输出端同时变为低电平，所以第一与门U2、第二与门U4及第三与门U6也同时输出低电平分别控制第一高压DMOS管DM1、第二高压DMOS管DM2及第三高压DMOS管DM3关断，直到V_CC的电压上升到11V以上后，U相控制模块101、V相控制模块102、W相控制模块103的输出才重新恢复到分别受LIN1、LIN2、LIN3控制的状态。

综上所述，通过电源检测模块104对HVIC芯片100的电源端VCC的电压进行检测，并在电源端VCC的电压V_CC低于第一预设电压值V1时驱动U相控制模块101、V相控制模块102及W相控制模块103分别控制第一高压DMOS管DM1、第二高压DMOS管DM2及第三高压DMOS管DM3关断，从而使HVIC芯片100的电源免受损坏，进而使智能功率模块中的IGBT管不被烧毁，解决了现有技术所存在的安全性问题。

本实用新型实施例通过在智能功率模块的HVIC芯片100中采用包括第一高压DMOS管DM1、第二高压DMOS管DM2、第三高压DMOS管DM3、U相控制模块、V相控制模块、W相控制模块以及电源检测模块的自举电路，由电源检测模块对HVIC芯片100的电源端进行电压检测，并在HVIC芯片100的电源端VCC的电压低于第一预设电压值V1时低电平以驱动U相控制模块101、V相控制模块102及W相控制模块103分别控制第一高压DMOS管DM1、第二高压DMOS管DM2及第三高压DMOS管DM3关断，使智能功率模块的低压区与高压区之间的通路被迅速切断，从而有效地使HVIC芯片100的电源避免受到损坏，降低了因电源受损而发生功能失控的机率，进而提高了智能功率模块的使用可靠性和安全性。

以上所述仅为本实用新型的较佳实施例而已，并不用以限制本实用新型，凡在本实用新型的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本实用新型的保护范围之内。

Claims (5)

1.一种智能功率模块，包括HVIC芯片、第一IGBT管、第一快恢复二极管D1、第二IGBT管、第二快恢复二极管D2、第三IGBT管、第三快恢复二极管D3、第四IGBT管、第四快恢复二极管D4、第五IGBT管、第五快恢复二极管D5、第六IGBT管、第六快恢复二极管D6、第一滤波电容C1、第二滤波电容C2及第三滤波电容C3；所述HVIC芯片的电源端为所述智能功率模块的低压区供电正端，所述HVIC芯片的第一上桥臂信号端、第二上桥臂信号端及第三上桥臂信号端分别为所述智能功率模块的U相上桥臂输入端、V相上桥臂输入端及W相上桥臂输入端，所述HVIC芯片的第一下桥臂信号端、第二下桥臂信号端及第三下桥臂信号端分别为所述智能功率模块的U相下桥臂输入端、V相下桥臂输入端及W相下桥臂输入端，所述HVIC芯片的接地端作为所述智能功率模块的低压区供电负端，所述HVIC芯片的第一供电正端作为所述智能功率模块的U相高压区供电正端，所述HVIC芯片的第一高压区控制端与所述第一IGBT管的栅极相连，所述HVIC芯片的第一供电负端与所述第一IGBT管的源极、所述第一快恢复二极管D1的阳极、所述IGBT管D4的漏极以及所述第四快恢复二极管D4的阴极共接作为所述智能功率模块的U相高压区供电负端，所述第一滤波电容C1连接于所述智能功率模块的U相高压区供电正端与U相高压区供电负端之间，所述HVIC芯片的第二供电正端作为所述智能功率模块的V相高压区供电正端，所述HVIC芯片的第二高压区控制端与所述第二IGBT管的栅极相连，所述HVIC芯片的第二供电负端与所述第二IGBT管的源极、所述第二快恢复二极管D2的阳极、所述第五IGBT管的漏极以及所述第五快恢复二极管D5的阴极共接作为智能功率模块的V相高压区供电负端，所述第二滤波电容C2连接于所述智能功率模块的V相高压区供电正端与V相高压区供电负端之间，所述HVIC芯片的第三供电正端作为所述智能功率模块的W相高压区供电电源正端，所述HVIC芯片的第三高压区控制端与所述第三IGBT管的栅极相连，所述HVIC芯片的第三供电负端与所述第三IGBT管的源极、所述第三快恢复二极管D3的阳极、所述第六IGBT管的漏极以及所述第六快恢复二极管D6的阴极共接作为所述智能功率模块的W相高压区供电负端，所述第三滤波电容C3连接于智能功率模块的W相高压区供电正端与W相高压区供电负端之间；所述HVIC芯片的第一低压区控制端、第二低压区控制端及第三低压区控制端分别与所述第四IGBT管的栅极、所述第五IGBT管的栅极以及所述第六IGBT管的栅极相连；所述第一IGBT管的漏极与所述第一快恢复二极管D1的阴极、所述第二IGBT管的漏极、所述第二快恢复二极管D2的漏极、所述第三IGBT管的漏极及所述第三快恢复二极管D3的阴极共接所形成的共接点作为所述智能功率模块的高电压输入端，所述第四IGBT管的源极与所述第四快恢复二极管D4的阳极共接所形成的共接点作为所述智能功率模块的U相低电压参考端，所述第五IGBT管的源极与所述第五快恢复二极管D5的阳极共接所形成的共接点作为所述智能功率模块的V相低电压参考端，所述第六IGBT管的源极与所述第六快恢复二极管D6的阳极共接所形成的共接点作为所述智能功率模块的W相低电压参考端；

所述HVIC芯片包括一自举电路，其特征在于，所述自举电路包括：

第一高压DMOS管、第二高压DMOS管、第三高压DMOS管、U相控制模块、V相控制模块、W相控制模块以及电源检测模块；

所述第一高压DMOS管的源极与所述第二高压DMOS管的源极、所述第三高压DMOS管的源极以及所述电源检测模块的电源检测端共接于所述HVIC芯片的电源端，所述第一高压DMOS管的漏极、所述第二高压DMOS管的漏极及所述第三高压DMOS管的漏极分别连接所述HVIC芯片的第一供电正端、第二供电正端及第三供电正端，所述第一高压DMOS管的衬底、所述第二高压DMOS管的衬底及所述第三高压DMOS管的衬底均接地，所述U相控制模块的第一输入端、所述V相控制模块的第一输入端及所述W相控制模块的第一输入端分别连接所述HVIC芯片的第一下桥臂信号端、第二下桥臂信号端及第三下桥臂信号端，所述U相控制模块的第二输入端、所述V相控制模块的第二输入端及所述W相控制模块的第二输入端分别连接所述电源检测模块的第一输出端、第二输出端及第三输出端，所述U相控制模块的输出端、所述V相控制模块的输出端及所述W相控制模块的输出端分别连接所述第一高压DMOS管的栅极、所述第二高压DMOS管的栅极及所述第三高压DMOS管的栅极；

当所述电源检测模块检测到所述HVIC芯片的电源端的电压小于第一预设电压值时，所述电源检测模块的第一输出端、第二输出端及第三输出端均输出低电平以驱动所述U相控制模块、所述V相控制模块及所述W相控制模块分别控制所述第一高压DMOS管、所述第二高压DMOS管及所述第三高压DMOS管关断；

当所述电源检测模块检测到所述HVIC芯片的电源端的电压大于第二预设电压值时，所述电源检测模块的第一输出端、第二输出端及第三输出端均输出高电平，若所述HVIC芯片的第一下桥臂信号端为高电平，则所述U相控制模块控制所述第一高压DMOS管导通，若所述HVIC芯片的第一下桥臂信号端为低电平，则所述U相控制模块控制所述第一高压DMOS管关断；若所述HVIC芯片的第二下桥臂信号端为高电平，则所述V相控制模块控制所述第二高压DMOS管导通，若所述HVIC芯片的第二下桥臂信号端为低电平，则所述V相控制模块控制所述第二高压DMOS管关断；若所述HVIC芯片的第三下桥臂信号端为高电平，则所述W相控制模块控制所述第三高压DMOS管导通，若所述HVIC芯片的第三下桥臂信号端为低电平，则所述W相控制模块控制所述第三高压DMOS管关断；

其中，所述第一预设电压值小于所述第二预设电压值。

2.如权利要求1所述的智能功率模块，其特征在于，所述U相控制模块包括第一施密特触发器和第一与门，所述第一施密特触发器的输入端为所述U相控制模块的第一输入端，所述第一施密特触发器的输出端连接所述第一与门的第一输入端，所述第一与门的第二输入端和输出端分别为所述U相控制模块的第二输入端和输出端。

3.如权利要求1所述的智能功率模块，其特征在于，所述V相控制模块包括第二施密特触发器和第二与门，所述第二施密特触发器的输入端为所述V相控制模块的第一输入端，所述第二施密特触发器的输出端连接所述第二与门的第一输入端，所述第二与门的第二输入端和输出端分别为所述V相控制模块的第二输入端和输出端。

4.如权利要求1所述的智能功率模块，其特征在于，所述W相控制模块包括第三施密特触发器和第三与门，所述第三施密特触发器的输入端为所述W相控制模块的第一输入端，所述第三施密特触发器的输出端连接所述第三与门的第一输入端，所述第三与门的第二输入端和输出端分别为所述W相控制模块的第二输入端和输出端。

5.如权利要求1所述的智能功率模块，其特征在于，所述电源检测模块包括：

第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第五PMOS管、第六PMOS管、第一电阻R1、第二电阻R2、第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、第五NMOS管、第六NMOS管、稳压二极管ZD1、第三电阻R3、第四电阻R4、第五电阻R5、第一非门、第二非门、第三非门、第四非门以及第五非门；

所述第一PMOS管的源极与衬底、所述第二PMOS管的源极与衬底、所述第三PMOS管的源极与衬底、所述第四PMOS管的源极与衬底、所述第五PMOS管的源极与衬底、所述第三电阻R3的第一端以及所述第六PMOS管的源极与衬底共接所形成的共接点为所述电源检测模块的电源检测端，所述第一PMOS管的栅极与漏极、所述第二PMOS管的栅极以及所述第三PMOS管的栅极共接于所述第一电阻的第一端，所述第一电阻的第二端连接所述第二电阻的第一端，所述第二PMOS管的漏极、所述第一NMOS管的漏极与栅极以及所述第四NMOS管的栅极共接于所述第六NMOS管的栅极，所述第三PMOS管的漏极与所述第二NMOS管的栅极共接于所述稳压二极管ZD1的阴极，所述第四PMOS管的漏极与所述第二NMOS管的漏极共接于所述第六PMOS管的栅极，所述第四PMOS管的栅极与所述第五PMOS管的栅极和漏极共接于所述第三NMOS管的漏极，所述第三NMOS管的栅极与所述第三电阻R3的第二端共接于所述第四电阻R4的第一端，所述第四电阻R4的第二端与所述第五电阻R5的第一端共接于所述第五NMOS管的漏极，所述第六PMOS管的漏极与所述第六NMOS管的漏极共接于所述第一非门的输入端，所述第六NMOS管的源极与衬底、所述第五NMOS管的源极与衬底、所述第五电阻R5的第二端、所述第二NMOS管的衬底、所述第三NMOS管的衬底、所述第四NMOS管的源极与衬底、所述稳压二极管ZD1的阳极、所述第一NMOS管的源极与衬底以及所述第二电阻R2的第二端共接于地，所述第一非门的输出端连接所述第二非门的输入端，所述第五NMOS管的栅极、所述第三非门的输入端、所述第四非门的输入端以及所述第五非门的输入端共接于所述第二非门的输出端，所述第三非门的输出端、所述第四非门的输出端及所述第五非门的输出端分别为所述电源检测模块的第一输出端、第二输出端及第三输出端。

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