CN203299573U - 多逻辑单元电源管理集成电路的电源管理逻辑单元 - Google Patents

Abstract

一种多逻辑单元电源管理电路的电源管理逻辑单元（MTPMIC）包括包含一个MCU/ADC逻辑单元和一个电源管理逻辑单元在内的多个逻辑单元。电源管理逻辑单元包括一组可配置开关电源脉宽调制器（CSPSPWM）组件。这些组合与其它集成电路的外部电路一起，可经配置构成所选的多个不同开关电源电路中的一个。在加电时，内部稳压器为CSPSPWM供电。然后，CSPSPWM控制电源，开始切换到低频启动模式。CSPSPWM根据集成电路外部电路，决定了在启动期间的电流检测方法。然后供电电压通过标准总线的导线提供给MCU/ADC逻辑单元中的处理器。处理器开始执行指令，从而经由标准总线进行刻写来配置MTPMIC中的多个逻辑单元。

Description

多逻辑单元电源管理集成电路的电源管理逻辑单元

技术领域

本实用新型内容涉及一般电源管理集成电路技术领域。 

背景技术

目前有很多种可用于功率转换和电源控制应用的微控制器集成电路。现有的微控制器通常包括一台带输入/输出端子的处理器，具备简单的输入/输出功能,或者有一部模拟数字转换器（ADC）以及/或一部数字模拟转换器（DAC）。要在总功率控制系统中使用这样的微控制器，一般需要有某种电源来提供电压，从而可在微控制器的控制下对功率进行使用或转换。微控制器自身电路也必须通过直流电压供电。通常为微控制器供电的直流电压与系统其他模块所需要的电压不同。因此电源或电源组的设计通常是总微控制器控制系统设计任务的一部分。电源不仅为整体系统供电同时也为微控制器电路供电。 

如果微控制器可自主运行，那么有微控制器编程背景的工程师通常都能设计和搭建为该微控制器供电的简单电路，但这些工程师往往缺乏为总体微控制器控制系统供电设计更为复杂的开关电源的经验。同时，他们也不知道如何设计将微控制器与监控或控制系统相耦合所需要的模拟电源接口电路。除此之外，如何选择最适合应用的微控制器也是一个难题。系统设计中所用的可供选择的特定微控制器或微控制器系列可能有限。如果选择了一个特定的微控制器系列，之后又需要对系统功能进行修改，那么最初选择的微控制器系列可能就无法满足升级后的系统需要。如果必须更换系统中心位置的微控制器，那么之前花在所选微控制器上的时间和金钱就可能白费了。因此，同时也出于其他原因，在很多情况下对一个普通工程师来说设计和开发整个系统绝不是件容易的事。降低微控制器电源开关系统设计难度的需求也就应运而生了。 

实用新型内容

一种多逻辑单元电源管理集成电路（MTPMIC）包含多个电源管理集成电路即电源管理IC（PMIC）逻辑单元。在一个示例中，这些电源管理IC逻辑单元包括一个MCU/ADC逻辑单元，一个驱动器管理逻辑单元，一个电源管理逻辑单元，以及一个信号管理逻辑单元。当多个电源管理IC逻辑单元在一起作为MTPMIC的一部分时，其构成了一个标准总线。每 个逻辑单元都有解算电路和一个配置寄存器。逻辑单元配置寄存器中的配置信息决定了如何配置逻辑单元的解算电路。MCU/ADC逻辑单元中的处理器与标准总线耦合。该处理器能经由标准总线在任意所需的逻辑单元中的配置寄存器上刻写，并通过这一方法对多个逻辑单元中的解算电路进行配置和重新配置。 

本实用新型公开一种集成电路，其特征在于，包括：一数字处理器，用于执行指令；一第一感测输入端子；一第二感测输入端子；一驱动器输出端子；以及一脉宽调节器和驱动器电路，该脉宽调节器和驱动器电路响应一时钟信号边缘，将该驱动器输出端子上的一控制信号变为第一电压，从而启动一打开脉冲；在一第一模式中，当该第一感测输入端子上的一第一信号和由该第二感测输入端子上的一第二信号产生的误差信号满足一预设关系时，通过将该驱动器输出端子上的控制信号变为第二电压来停止该打开脉冲；在一第二模式中，当该第一感测输入端子上的该第一信号和从该数字处理器接收到的多比特数字值满足一预设关系时，通过将该驱动器输出端子上的该控制信号变为第二电压来关闭该打开脉冲。 

在所述第二模式中，所述数字处理器作为一数字反馈信号通路的一部分运行，所述数字反馈通路经过一模数转换器，经过所述数字处理器并到达所述脉宽调节器和驱动器电路。 

更进一步地，在该第二模式中该数字处理器通过重复更改提供给该脉宽调节器和驱动器电路的多比特数字值，作为该数字反馈信号通路的一部分运行。 

更进一步地，该数字处理器控制该脉宽调节器和驱动器电路是否运行在该第一模式中或该第二模式中。 

更进一步地，该脉宽调节器和驱动器电路包括一比较器，一第一模拟信号通路自该第一感测输入端子开始，到达该比较器的一第一输入引线。 

更进一步地，该脉宽调节器和驱动器电路包含一误差节点，且其中在该第一模式中一第二模拟信号通路从该第二感测输入端子开始，经过该脉宽调节器和驱动器电路的误差放大器，到达该误差节点。 

更进一步地，该误差节点是该比较器的一第二输入引线。 

更进一步地，其该脉宽调节器和驱动器电路包括一误差节点，在该第二模式下，从该数字处理器接收到的该多比特数字值使得该误差节点上的电压固定在与该多比特数字值相对应的一电压上。 

更进一步地，该第二模拟信号通路有一增益，该第二模拟信号反馈通路的增益由该数字处理器编程。 

更进一步地，该脉宽调节器和驱动器电路包括一芯片集成振荡器，该芯片集成振荡器没有芯片外组件，该芯片集成振荡器输出该时钟信号。 

更进一步地，该集成电路进一步包括：一第三输入端子；以及一线性稳压器电路，用来将该第三输入端子上的电压转变成一经调节的电压，该调节电压为该脉宽调节器和驱动器电路供电但不为该数字处理器供电。 

更进一步地，该集成电路进一步包括：一模数转换器，在该第二模式中，该数字处理器接收来自该模数转换器的信息并至少部分根据该信息更改该多比特数字值。 

更进一步地，该脉宽调节器和驱动器电路作为一开关电源的一部分使用，其中该开关电源包括该脉宽调节器和驱动器电路和该集成电路外的组件，该开关电源为该第二感测端子提供一电源电压。 

更进一步地，一功率晶体管的一控制电极与该驱动器输出端子耦合，其中该功率晶体管在该集成电路外部，且被该打开脉冲开启。 

更进一步地，该集成电路进一步包括：一高端驱动器和低端驱动器电路，其特征在于，其中该脉宽调节器和驱动器电路作为一开关电源的一部分使用，该开关电源包括该脉宽调节器和驱动器电路以及该集成电路外部的组件，至少部分的该高端驱动器和低端驱动器电路由该开关电源供电。一线性稳压器电路，用以接收来自该开关电源的一电压，并为该数字处理器提供一经调节的电压。 

电源管理逻辑单元包括一组称为可配置开关电源脉宽调制器（CSPSPWM）的可配置脉宽调制器。除了CSPSPWM外，电源管理逻辑单元还包括一个高压端子VHM，一个为CSPSPWM供电的内部稳压器，一个驱动器输出端子DRM，一个从CSPSPWM接收信号并将驱动器输出信号传送到驱动器输出端子DRM的耦合驱动器电路，一个可与CSPSPWM的误差放大器相耦合的供电端子VP，一个配置寄存器，以及其他组件。存储在配置寄存器中的配置信息决定了CSPSPWM的配置。电源管理逻辑单元可以不同方式与少量外部组件（MTPMIC以外的）一起进行配置，从而实现多种开关电源电路中的一种，例如：降压型转换器，高压降压型转换器，返驰式转换器，以及升压转换器。 

本实用新型的一项新颖之处在于，电源管理逻辑单元的端子与外部电路（MTPMIC集成电路以外的）相耦合，从而让电源管理逻辑单元与外部电路能够一起作为开关电源操作。包括MTPMIC在内的整体系统在初始状态下没有供电。之后，来自外部的电压通过高压端子 VHM作用到MTPMIC上。这一应用实例，可能涉及耦合一个接未经调准的直流电压或通过一个来自从高压点联到高压端子VHM的开关启动电阻。然后，CSPSPWM的内部稳压器获得来自这一外部电源的电压，并为CSPSPWM的其余部分电路提供运行功率。一旦内部稳压器为CSPSPWM供电，CSPSPWM就和驱动器电路以及外部组件一起作为开关电源开始工作。 

在开关电源开关过程中，CSPSPWM在安全启动模式下给开关电源的主开关施以脉冲。在安全启动模式下，主开关被施以持续脉冲，这一脉冲具备固定低切换频率以及固定时间间隔。当开关电源在这一安全模式下运行时，端子VP上的供电电压VP上升。在这期间，CSPSPWM根据集成电路外部电路的配置和运行方式来决定电流感测方法。端子VP上的供电电压VP是开关电源的输出供电电压。在安全模式下短时间工作后，端子VP上的供电电压VP可达到足够高，从而让CSPSPWM能在正常运行模式下工作。在正常运行模式下，主外部开关以更高的转换频率来开关（比启动模式高），并调节了脉冲宽度。 

之后供电电压VP为电源管理逻辑单元中的线性稳压器电路供电，产生VCORE电压。这一VCORE电压通过标准总线的导线提供给MCU/ADC逻辑单元中的处理器。因此，处理器获得功率并开始执行指令。在一个实施例中，执行指令让处理器经由标准总线在电源管理逻辑单元中的配置寄存器中刻写。在电源为高压的情况下，在VP电压上升超过VHM电压后，供电电压VP也会通过外部二极管被用来补充VHM电压。 

在功率转换应用中，驱动器管理逻辑单元中的驱动器相耦合以控制外部电源电路，同时如信号管理逻辑单元中的差分放大器和信号事件发生器这样的输入电路相耦合，来探测和监控外部电源电路的运行。处理器接收来自信号管理逻辑单元的有关外部电源电路运行的信息，对信息进行处理，并相应对驱动器管理逻辑单元中的驱动器进行控制，从而在控制回路中对外部电源电路予以适当控制。开关电源不仅为MTPMIC自身供电（电源管理逻辑单元的CSPSPWM是其中的一部分），同时它也为得到控制的外部电源电路供电。在一个示例中，CSPSPWM切换开关电源（CSPSPWM和驱动器是其中一部分），由此开关电源为受MTPMIC 控制的外部电源电路提供至少与MTPMIC自身消耗一样多的电功率。在一个示例中，外部电源电路至少获得一瓦功率。 

在一个示例中，驱动器管理逻辑单元包括一个高端驱动器输出电路。高端驱动器输出电路有一个电平转换电路和一个驱动器。如果高端输出端子要达到高电压，那么驱动器就将高端输出端子与第二个端子上的电压相匹配，如果高端输入端子要实现低电压，那么驱动器就将高端输出端子与第三个端子上的电压相匹配。在另一个示例中，信号管理逻辑单元包括一个差分放大器电路，在这里耦合差分放大器电路的第一个输入以接收来自第一个端子的第一个信号，同时耦合差分放大器电路的第二个输入以接收来自第二个端子的第二个信号。差分放大器的一个模拟信号输出可提供给MCU/ADC逻辑单元中的模数转换器(ADC)的输入引线从而让ADC能够将模拟信号数字化。在另一个示例中，驱动CSPSPWM驱动器输出端子DRM的驱动器电路可经过配置在脉冲下拉模式下工作。在另一个示例中，CSPSPWM包含一个电流感测电路，用来决定电流感测端子CSM是否在高端电流感测配置或低端电流感测配置下耦合。在另一个示例中，CSPSPWM有一个误差信号放大器和一个数模转换器（DAC），其中误差信号放大器控制第一个运行模式中的一个误差节点上的电压，而DAC控制了第二种运行模式中一个误差节点上的电压。在第二种运行模式中，MCU/ADC逻辑电源中的处理器通过经由标准总线，写入一个多比特数字值，并将其输送到DAC数字输入上，从而控制误差信号放大器输出节点的电压。 

本实用新型的一项新颖之处在于，一个多逻辑单元电源管理集成电路(MTPMIC)包括一数字处理器、一脉宽调制器以及驱动器电路（PWMDC）、一第一端子（CSM）、一第二端子、一驱动器输出端子（DRM），以及高端和低端驱动器电路。PWMDC作为对一时钟信号边缘的响应，通过在驱动器输出端子DRM上将一控制信号变为第一电压水平从而启动一个打开脉冲。在一个实施例中，时钟信号由一集成振荡器产生，该振荡器是PWMDC的一部分，不包含任何芯片外的组件。 

在第一模式中，当第一端子CSM上的一第一信号具备有关第二端子VP上一第二信号产生一错误信号这一预设定条件，PWMDC将通过把驱动器输出端子DRM上的控制信号变为第二电压水平来停止打开脉冲。一第一模拟信号通路自第一端子CSM开始延伸到一比 较器的第一输入引线上。一第二模拟信号通路自第二端子VP开始，通过一误差信号放大器，延伸到误差节点（比较器的一第二输入引线）。 

在第二模式中，当第一端子CSM上的第一信号具备了接收到来自数字处理器的一多比特数字信号这一预设定条件，PWMDC将通过把驱动器输出端子DRM上的控制信号变为第二电压水平来停止打开脉冲。一数字反馈信号通路通过一ADC、数字处理器、PWMDC的一数模转换器（DAC）、到达PWMDC中的误差节点。在第二模式中，数字处理器作为数字反馈信号通路的一部分，通过重复变化作用在DAC上的多比特数字值来运行。数字处理器对PWMDC是操作在第一模式还是第二模式中进行控制。打开脉冲的启动打开了MTPMIC的一外部功率晶体管，而停下打开脉冲会关闭MTPMIC的该外部功率晶体管。外部功率晶体管的打开和关闭控制电源开关。 

由开关电源产生的电压通过一芯片集成线性稳压器来调节，并且所产生的调节后电压用于为数字处理器供电。通过开关电源产生的电压还用于为高端和低端驱动器电路供电。另一方面，PWMDC并非由该电压供电，而一第二内部调节器调节在另一个端子VHM上的电压。然后该第二内部调节器输出经调节的电压被用于为PWMDC供电。端子VHM举例来说可经耦合来接收来自一外部电池的未经调节的电池电压。 

本实用新型还公开一种集成电路，包括：一用来执行指令的数字处理器；一第一端子；一第二端子；一装置，该装置通过一脉冲宽度调节一开关电源从而产生一供电电压，其特征在于，该装置通过将该第一端子上的一控制信号变为第一电压水平从而启动一打开脉冲；在第一模式中至少部分根据经由该第二端子在该集成电路上接收到的一模拟反馈信号，通过将该控制信号变为第二电压水平来停止该打开脉冲；在第二模式中，至少部分根据该数字处理器接收到的一数字反馈信号，通过将该控制信号变为该第二电压水平来停止该打开脉冲；该开关电源包括该装置及该集成电路的外部组件；一驱动器电路，至少部分的该驱动器电路通过该开关电源产生的电压供电，该驱动器电路包括一驱动器组合中的至少一个驱动器，该驱动器组合由一高端驱动器、一低端驱动器以及一漏极开路驱动器构成。 

更进一步地，该装置包括一误差节点，在该第一模式中一模拟信号通路自该第二端子开始，经由一误差放大器，到达该误差节点；在该第二模式中，该数字反馈信号被转换成一相对应的模拟信号且通过将该误差节点上的电压箝制为与数字反馈信号相对应的电压从而将该对应模拟信号提供到该误差节点上。该装置包括一数模转换器，该数字反馈信号是由该数模转换器所接收到的一多比特数字信号。该集成电路进一步包括：一第三端子；以及一线性稳压器电路，用以将该第三端子上的电压转变为一经调节的供电电压，该经调节的供电电 压至少部分为该装置供电，但不为该数字处理器供电。该数字处理器控制该装置运行于该第一模式或该第二模式中。 

上述内容为实用新型内容，即根据需要将详细内容予以简化、归纳和删节；因此本实用新型内容仅作说明之用。其他有关方法、结构和细节请参见以下详细描述。本实用新型的范围不应通过上述实用新型内容来确定。实用新型定义参见权利要求书。 

附图说明

所附图纸，其中相关数字说明相关组件，用以具体说明实用新型。 

图1是涉及多逻辑单元电源管理集成电路（MTPMIC）2的系统1的示意图； 

图2是MTPMIC2总体布局的简化概念图，展示了在MTPMIC设计过程中，如何自MTPMIC将PMIC逻辑单元简单地插入和拔出； 

图3是通过丝焊与集成电路封装耦合的MTPMIC2的简化图； 

图4A、4B、4C和4D在一起构成了大图图4，图4是MTPMIC2的示意图；其中，图4A是MCU/ADC逻辑单元18的简化图，图4B是驱动器管理逻辑单元19的简化图，图4C是电源管理逻辑单元20的简化图，图4D是信号管理逻辑单元21的简化图； 

图5A、5B、5C和5D在一起构成了大图图5，图5是有关图4MTPMIC2的无刷电机控制器应用的原理图，其中，图5A是无刷电机控制器应用实施例中的MCU/ADC逻辑单元的简化图，图5B是无刷电机控制器应用实施例中驱动器管理逻辑单元的简化图，图5C是无刷电机控制器应用实施例中电源管理逻辑单元的简化图，图5D是无刷电机控制器应用实施例中信号管理逻辑单元的简化图； 

图6A、6B、6C和6D在一起构成了大图图6，图6是有关图4MTPMIC2的LED驱动器应用的原理图，其中图6A是LED驱动器应用实施例中的MCU/ADC逻辑单元的简化图，图6B是LED驱动器应用实施例中驱动器管理逻辑单元的简化图，图6C是LED驱动器应用实施例中电源管理逻辑单元的简化图，图6D是LED驱动器应用实施例中信号管理逻辑单元的简化图； 

图7是系统500的示意图，其中电源管理逻辑单元和外部组件构成了高压降压转换器电源； 

图8是系统600的示意图，其中电源管理逻辑单元和外部组件构成了返驰式转换器电源； 

图9是系统700的示意图，其中驱动器管理逻辑单元相耦合以控制多个LED灯串； 

图10是系统800的示意图，其中外部电路与MTPMIC2的驱动器管理逻辑单元耦合，组成了一个H桥逆变器； 

图11是系统900的示意图，其中外部电路与MTPMIC2的驱动器管理逻辑单元相耦合，组成了一个无线充电器； 

图12的表展示了MCU/ADC逻辑单元的配置寄存器27和28中的配置比特； 

图13的表展示了驱动器管理逻辑单元的配置寄存器29中的配置比特； 

图14的表展示了电源管理逻辑单元中配置寄存器30的配置比特； 

图15的表展示了信号管理逻辑单元的配置寄存器31中的配置比特； 

图16是CSM模式检测模块130的线路图； 

图17是从本实用新型创新角度提供的方法1000的流程图； 

图18是根据本实用新型另一创新角度提供的方法2000的流程图。 

具体实施方式

图1是涉及多逻辑单元电源管理集成电路（MTPMIC）2的系统1的示意图。服务器3存储了程序编码4、使用MTPMIC2作为参考设计的信息5、调试程序6、以及开发工具包软件7。服务器3可存储大量采用MTPMIC2的参考设计，在这里每一种参考设计和相应程序编码都已由生产MTPMIC2和运行服务器3的电源公司做了彻底的验证。 

计算机8通过网络9与服务器3配对。用户使用计算机8进入由服务器3支持的网站并从网站上下载有关MTPMIC2和参考设计的信息。使用这一信息，用户可装配参考设 计或其他基于参考设计的用户特定电路。在给出的实施例中，用户装配的电路10即参考设计。电路10包括MTPMIC2以及相应量的外部硬件电路11。MTPMIC2和其他电路11均如图排列在印制电路板（PCB）12上。在线路10和用户计算机8之间为双向通信。在图示实施例中，线路10通过一个从USB到SPI/I2C的软件狗13与用户计算机8的USB端口14耦合.MTPMIC2参与到使用SPI或I2C协议的软件狗的双向通信中，计算机8参与到使用USB协议的软件狗的双向通信中。USB到SPI/I2C软件狗13的功能就好像是一部总线协议翻译装置。 

用户还通过网络9使用计算机8将程序编码4下载到计算机8中，然后通过USB-TO-SPI/I2C软件狗13进入MTPMIC2。在一个实施例中，编码4是下载到MTPMIC中的MCU/ADC逻辑单元的程序内存中的专门编码。MCU/ADC逻辑单元包括可读取内存的处理器。处理器执行下载的程序编码4，从而控制MTPMIC2和线路11，让他们一起正常工作。 

另外，服务器3存储有开发工具包程序7。用户在计算机8中下载并安装开发工具包程序7。用户还在MTPMIC2中下载了调试程序6。在计算机8上工作的开发工具包程序7提供了图形用户界面，从而让用户能够对电路运行进行监控。调试程序6由MTPMIC2中的处理器执行，让MTPMIC2中的电路来监控线路10中的特定节点并将电路运行的数据汇报给在计算机8上工作的开发包程序7。通过这一架构，用户可根据需要交互中止和激活线路10中的特定部分。通过使用开发工具包，用户可让工具包记录电路中特定节点上的电流和电压数据并在屏幕15上显示记录数据。程序编码4可在安全模式下驱动线路10的硬件，在这一模式下，即使线路10的硬件装配有问题，线路的组件也不会造成自身损坏。一旦线路10的故障排除，MTPMIC2可重新装载其他编码从而使MTPMIC2在无需额外调试程序的情况下就可运行。 

图2是MTPMIC2总体布局的简化概念图。MTPMIC2是在集成电路封装16中的长方形集成电路芯片。集成电路封装16其四条边上每边都有一排端子。封装上边的一个端 子参考编号为17。MTPMIC2自身包含多个电源管理集成电路（PMIC）逻辑单元部分。这些PMIC部分包括MCU/ADC逻辑单元18，一个驱动器管理逻辑单元19，一个电源管理逻辑单元20，以及一个信号管理逻辑单元21。MCU/ADC逻辑单元18包括一个MCU（微控制器单元）子模块22以及一个模数转换器（ADC）子模块23。 

最右边一列的每个PMIC逻辑单元都有一个能够传导数字信号、模拟信号和功率信号的传导器总线分配。总线分配24A是驱动器管理逻辑单元19的总线分配。总线分配24B是电源管理逻辑单元20的总线分配。总线分配24C是信号管理逻辑单元21的总线分配。每个逻辑单元中的总线分配如图所示放置，因此如果每一列里的逻辑单元都正确排列，那么相邻逻辑单元的总线分配就会排成一队，组成标准总线24。在如图示例中，标准化总线24沿驱动器管理逻辑单元的左边沿、电源管理逻辑单元的左边沿以及信号管理逻辑单元的左侧边沿垂直延伸。左侧的MCU/ADC18与标准总线24通过配置寄存器27和28以标准方式相接口。右侧纵列的每一个PMIC逻辑单元都还有这样一个配置寄存器与标准总线相耦合。配置寄存器29是驱动器管理逻辑单元19的配置寄存器。配置寄存器30是电源管理逻辑单元20的配置寄存器。配置寄存器31是信号管理逻辑单元21的配置寄存器。 

每一个这样的配置寄存器中的每一个单独比特均可能包括一个易失性单元和一个非易失性单元，或可能就象在普通处理器可读取寄存器中一样只简单包含一个易失性单元。如果配置比特有一个非易失性单元，那么当MTPMIC2电源开启时，非易失性单元中的数据内容会自动传输到易失性单元中，然后易失性单元的数据输出被用来配置逻辑单元中的其他电路。这些配置寄存器中的单个配置比特都可经由标准总线读写。 

MCU/ADC18中的处理器32管理标准总线24。通过总线接口42，处理器32可通过标准总线在任何逻辑单元的任何配置寄存器中刻写。要了解逻辑单元架构、标准总线及其相关配置寄存器的其他信息，请参阅：1）美国专利编号7,788,608，Microbump Function Assignment In A Buck Converter，保存日期2007年10月29日，作者：Huynh et al.，2)美国专利编号7,581,198，Method and System for the  Modular Design and Layout of Integrated Circuits，保存日期2006年10月7日，作者Huynh et al；3）美国临时申请60/850,359，Single-Poly EEPROM Structure For Bit-Wise Write/Overwrite，保存日期2006年10月7日；4）美国专利编号7,869,275，Memory Structure Capable of Bit-Wise Write or Overwrite，保存日期2007年7月31日，作者Grant et al.;以及5）美国专利编号7,904,864，Interconnect Layer of a Modularly Designed Analog Integrated Circuit，保存日期2007年10月29日，作者Huynh et al;6）美国专利申请序列号11/452,713，System for a Scaleable and Programmable Power Management Integrated Circuit，保存日期2006年6月13日，作者Huynh;以及7）美国临时申请序列号60/691,721，System for a Scaleable and Programmable Power Management Integrated Circuit，保存日期2005年6月16日，作者Huynh（此处附上这些专利文件的完整名称供参考）。 

除了标准总线以外，MTPMIC2还包括一个处理器局部总线34。MCU子模块22和ADC子模块23中的多个电路与这一处理器局部总线34耦合。处理器32可通过处理器局部总线34读取这些不同的电路，同时处理器32还可通过处理器局部总线34刻写这些不同的电路。 

有多种不同类型的PMIC逻辑单元可通过标准总线24彼此接口。在设计集成电路时，可去除右边纵列给定PMIC的PMIC逻辑单元的逻辑单元布局，而取而代之另一种PMIC逻辑单元的另一个逻辑单元布局。一个PMIC逻辑单元布局包括逻辑单元所有集成电路层的局部信息，包括所有上层金属化层。右边纵列中的PMIC逻辑单元在设计时可以很方便的从集成电路中插进拔出，从而让最终的MTPMIC集成电路具有所需要的PMIC逻辑单元以及所需的功能。箭头35表示在这一设计过程中插入驱动器管理逻辑单元19。用同样的方法在设计集成电路时可对右侧纵列中的PMIC逻辑单元进行插拔，同样的，左侧纵列中的PMIC逻 辑单元也可在设计集成电路时进行插拔。该左侧纵列逻辑单元的实施例包括带有通信总线接口电路的逻辑单元和带有额外处理器内存的逻辑单元。例如，一个通信总线接口电路PMIC逻辑单元是拥有与处理器局部总线34耦合的USB（通用串行总线）控制器的逻辑单元。 

图3是MTPMIC2的简化图。PMIC逻辑单元的每个端子都通过相应的焊线与封装16的相应端子耦合。图3是简化图。在实际封装中，每个端子都是引线框架的一部分。引线框架有一个指状组件从端子向内延伸到集成电路。焊线不如图3中所示的那么长而相对较短，并且没有焊接在封装外围的实际端子上，而是焊在端子相应的指状末端。在图3中，36指的是将封装端子17与MTPMIC2的端子（也可当作垫板）84耦合的焊线。 

图4A、4B、4C和4D装配在一起构成了图4大图。以下图3右侧主要的图主要展示了4A、4B、4C和4D是如何装配在一起的。标准总线24包含数据总线DIN[0-7]、时钟频闪导线（未展示）、通用数字信号导线（未展示）、其他专用数字导线（未展示）、通用模拟信号导线AB[0-4]、专用模拟导线（未展示）、故障导线故障[0-1]、全球时钟导线（未展示）、接地和参考电压导线（未展示）、以及其他导线。处理器局部总线34包括一个地址总线LOCAL BUS ADR，一个数据总线LOCAL BUS DATA，以及控制信号线LOCAL BUS CTRL。由于图纸的空间限制，只展示了标准总线24的部分导线和处理器局部总线34的部分导线。 

MCU/ADC逻辑单元

图4A是MCU/ADC逻辑单元18的简化图。MCU/ADC逻辑单元18包括处理器32以及图中的多个其他模块。在图示特定实施例中，标准总线24的垂直延伸并非穿过MCU/ADC逻辑单元18，而只是沿着逻辑单元18的右侧边沿外垂直延伸。配制寄存器27和28（请参见图3）以及其他电路与标准总线24的这些垂直延伸总线导线接口。 

处理器可执行指令程序37可装载在MTPMIC2中，存储在RAM/FLASH模块38中，并由处理器32执行。RAM/FLASH模块38代表处理器32的数据和程序内存。RAM/FLASH内存模块38是处理器可读介质，可在处理器局部总线34上读取。处理器32通过如图显示的导线39、40和41来进入处理器局部总线34。标有VCORE的箭头26说明处理器完全由来自VCORE供电电压供电。VCORE供电电压由电源管理逻辑单元（参见图4C）中的线性稳压器产生，通过标准总线的供电导线（未展示）来为MCU/ADC逻辑单元18供电。当处理器32获得来自VCORE 供电电压提供的电流后，它能通过总线接口模块42在标准总线24上在配置寄存器27和28上刻写。 

如果处理器32要在特定的配置寄存器中刻写数据，那么处理器32会将写入的数据刻写到总线接口模块42中。总线接口模块42把数据放到标准总线24的DIN[0-7]数据线上。然后处理器32将地址写到总线接口模块42中。这一地址说明了要写入的配置寄存器是哪一个。总线接口模块42包括将地址转换成本地时钟选通信号。这一本地时钟选通信号通过标准总线专门的导体（未展示）传送到相关配置寄存器中的一个。标准总线包含一个这样的专属数据线来为每一个配置寄存器传送本地时钟选通信号。本地时钟选通信号使得DIN[0-7]上的数据能写入到选通配置寄存器中。用这一方式，使得处理器32能够将配置信息通过标准总线34写入到任何一个MTPMIC的配置寄存器中。 

在图表中，配置寄存器的单个比特由一个带X的小方块标识。这些单个配置比特的存储单元如图所示并非是分散分布在逻辑单元电路中，而是集中位于配置寄存器中。一些这样的配置比特位于MCU/ADC逻辑单元18中，但其通过标准总线刻写的方式与其位于其他PMIC逻辑单元中的刻写方式相同。 

MCU/ADC逻辑单元18还包括一个中断控制器43.这个可编程8:1多路复用器44使得来自标准总线的一条可选数据线的信号能被提供给中断控制器43作为中断信号。在实际设计中，与多路复用器44耦合的数据输入引线不是与DIN[0-7]耦合，而是与标准总线的通用导线相耦合。在图4A中没有足够的地方来展示这些通用数字导线，因此中断控制器的输入多路复用器44显示与DIN[0-7]耦合。来自标准总线被提供给中断控制器的三个中断输入引线INT[1-3]的信号可由处理器32通过设定控制多路复用器44选择输入的配置比特来自由编程。 

每个8:1多路复用器44的一条数据输入引线会与这里称为“迷你板”的部件耦合。迷你板在图中的符号是中间有一点的方块。参考数45就是一个这样的迷你板。这一迷你板能与一个最上层的直接点对点的金属层导体或集成电路中到另一个迷你板的焊线相耦合。在目前的设计中，三个多路复用器44的三个迷你板用这一方式直接与信号管理逻辑单元21中 的迷你板相耦合从而将与中断控制器输入引线INT[1-3]耦合的信号从三个相应的事件信号检测器电路中导出。事件信号检测器电路具体描述如下。如图4A所示，中断控制器输入引线INT[0]为硬连线，用来接收如图所示的ADC子模块中的周期完成信号。中断控制器34通过带线46向处理器32提供中断请求信号。处理器32可通过处理器局部总线34以标准中断控制器方式来读写中断控制器的MASK和IRQ寄存器。 

MCU/ADC逻辑单元18还包括三对定时器。第一对是定时器47和48。每个定时器根据定时器的控制寄存器中相应的单次触发/自由比特值可在单次触发模式和自由运行PWM模式下操作。参考数字49指的是定时器147的控制寄存器。处理器32可通过在寄存器49中写入START CTRL比特来启动定时器147。定时器1在单次触发模式下产生的脉冲持续时间，或占空因数以及定时器1在自由运行PWM模式下产生的信号周期是由寄存器49中存储的多比特计数（COUNT）值决定的。定时器147的信号输出可由信号分离器50引导到选择的标准总线多条导线中的一条。处理器32通过在与信号分离器50的输入引线，写入相关耦合配制比特来控制信号分离器50。信号分离器50的输出引线中的一条如图与迷你板51相耦合。定时器1和迷你板51相连，使定时器1的信号输出直接通过最上层的金属层导体或焊线与集成电路的另一部分以及另一块摆放合适的迷你板相耦合。处理器32可通过互连52经由处理器局部总线34对定时器147的控制寄存器进行读写。每对定时器中的每一个都以相似的方式与处理器局部总线34相耦合。 

定时器走时的时基是一个由导线53提供的时钟信号。这是记录处理器32时间的同一个时钟信号。在一个示例中，一个由振荡器54产生的4MHz信号和一个外部晶体（未展示）通过一个锁相环（PLL）55其频率增加，最高可达32MHz，由此产生了记录处理器时间的时钟信号。在另一个示例中，虽然没有使用振荡器54，但由迷你板76接收到的4MHz时钟信号被PLL55作为输出信号使用来生成时钟信号。迷你板76可以通过金属层导线连接或焊接到电源管理逻辑单元20中相应的迷你板上的焊线连接，在这里显示由4MHz内部振荡器产生的4MHz时钟信号。 

MCU/ADC逻辑单元18还包括一个UART/SPI/I2C控制器模块56.处理器32可通过处理器局部总线34在UART/SPI/I2C控制器模块56的数据和ADR寄存器中进行读 写。通过以恰当的方式对数据和ADR寄存器进行读写，使处理器32能够使用UART或SPI或I2C协议通过GPIO端子57和58来接收和传输数据。这些GPIO端子57和58与图1所示的SPI/I2C软件狗13的USB相耦合。 

每个GPIO端子都是相应GPIO模块的一部分。GPIO端子57是GPIO模块59的一部分。GPIO模块60包含GPIO端子58。每个GPIO模块根据与GPIO模块相关的两个配置比特的值都能以按照选定的多种方法中的一种来进行配置。处理器32可在总线32中刻写这些配置比特。在GPIO模块60的实施例中，如果没有用上层引线61来向MTPMIC2外传送SCLK信号，那么下层引线62可作为模拟输入端子来接收端子58上接收到的模拟信号。这一模拟信号通过导线63中的一条传送到ADC子模块部件23以进行随后的模数转换。 

ADC子模块23包括一个模数转换器（ADC）64和一个音序器65。音序器65执行的操作顺序由处理器32通过向互连66经由处理器局部总线向音序器65中写入控制值来控制。音序器65可向ADC控制寄存器67刻写。设置寄存器67的比特CEN能够启动ADC64执行模数转换。当转换完成时，ADC64通过向ADC控制寄存器67的CC比特写入一个高数字值将这一状态反馈给音序器65。信号管理逻辑单元21包括在特定节点上取样电压信号的取样和持保电路。音序器65可通过设置ADC控制寄存器67中的S/H比特让这些取样和持保电路执行取样操作。设置这一S/H比特会向导体68提供一个边沿上升的S/H信号。这一S/H导体68轮流与取样和持保电路耦合。ADC子模块中的S/H导体68和本实施例中的信号管理逻辑单元的取样和持保电路的S/H输入引线之间的互连是通过标准总线的专用数字导线实现的。图4A因空间有限而没有显示这一专用数字导线，因此图中来自ADC控制寄存器67的S/H导线是向一个DIN[0-7]导线延伸的。 

音序器65还可控制给ADC64的ANALOG IN（模拟）输入引线69提供多个信号中的一个进行转换。这是由多路复用器70来控制的。多路复用器70是一个大得多的多路复用器，具有比图4A中更多的输入引线。一些多路复用器70的输入引线与迷你板77耦合。 这些迷你板，举例来说，可以通过直接从迷你板到迷你板的最上层金属层导线或焊线与驱动器管理和信号管理逻辑单元的多个端子和节点连接。多路复用器70的其他输入引线78和79与标准总线的模拟信号线相耦合。 

在一个示例中，处理器32在数据采集缓冲区72中在一组4比特寄存器71中写入一个4比特值序列。每一个4比特值表示一个节点，其电压由ADC64测量。写入寄存器组71中的4比特值的顺序决定了将要发生的ADC转换的顺序。音序器65读取一个4比特值，并控制多路复用器70将相应节点与ADC的ANALOG IN（模拟）输入引线相耦合，然后通过在ADC控制寄存器67的CEN比特刻写让转换发生。音序器65通过控制导线80从数据采集缓冲区72中进行读写。然后产生的数字值被存储到相应的数据寄存器组73中的一个里。音序器重复这一过程，一个个按照组71中的4比特值列表进行处理。在对寄存器组71中的每一个4比特值进行转换后，当完成这一操作的一个周期之时，数据采集缓冲区72会在导体74上确认周期完成信号。这一信号通过向中断控制器43输入INT[0]来中断处理器从而让处理器32能够经由处理器局部总线通过互联75来读取数据寄存器73中的数字值。处理器32经由音序器65并通过将节点ID值写入组71来间接控制数据采集过程。 

驱动器管理逻辑单元

图4B是驱动器管理逻辑单元19的简化图。驱动器管理逻辑单元19包括三个高端驱动器电路81-83以及相关端子84-92，三个低端驱动器电路93-95以及相关端子96-98，一个故障保护电路99以及标准总线的垂直延伸总线部分。其中一个高端驱动器电路81的细节如图所示。显示查找表（LUT）结构100向导体101输出一个数字信号。可对LUT结构100进行编程从而让这一数字信号的逻辑值成为所选三个数字总线导线DIN[0-7]中任一个的任何想要的逻辑值的组合函数。三个与多路复用器102有关的配置比特决定了第一个所选三个DIN[0-7]信号中的一个，三个与多路复用器103相关的配置比特决定了第二个所选三 个DIN[0-7]信号中的一个，同时三个与多路复用器104相关的配置比特决定了第三个所选三个DIN[0-7]信号。LUT执行的组合逻辑函数由所示标为LUT的虚线模块中的8个配置比特决定。所有这些配置比特都由处理器32通过经由标准总线刻写配置寄存器29进行编程。根据设定多路通用器107的选择输入值的两个配置比特的值，LUT100的输出可直接提供给节点105，或者向节点105提供LUT输出的注册版本，或向其提供迷你板106上的信号。通过为多路通用器109-111以及AND门112-114编制适当的配置比特，处理器32决定了将哪一个DIN[0-7]信号提供给时钟、触发器108的设置和重置输入引线。AND门的配置比特与触发器的设置和重置输入引线相耦合，由处理器使用来触发重置和触发设置触发器。 

导线115和116是两条垂直延伸的默认信号导线。默认信号导线115传送高电平有效高端信号ENHS。默认信号导线116传送高电平有效低端信号ENLS。将ENLS高电平有效让低端驱动器去驱动他们各自的端子，而让ENLS低电平无效可停止低端驱动器的作用。在最高的高端驱动器81中，AND门117为电平转换电路118提供一个数字信号。电平转换电路118将节点119上的一个零伏数字逻辑低值转换为端子84上的电压水平，并将节点119上的5.0伏（内部VDDIO）数字逻辑高值转换成端子86上的电压水平。驱动器120包含一串尺寸不断增加的逻辑反相器，其中最后一个反相器的通道N下拉晶体管的源头与端子86耦合，最后一个反相器的通道P上拉晶体管的源头与端子84耦合，并且反相器串中的最后一个反相器的输出引线与端子85耦合。 

外部配置中，一个外部自举电容与高端驱动器端子84和86耦合。这一自举电容通过一个外部二极管充电，得到的电压为主供电电压VP（例如12伏）减去0.7伏二极管降幅。当外部低端通道晶体管被打开并传导时，端子86通过打开并传导的外部低端通道N晶体管可能被拉到地电势。因此来自12伏VP电源的电流流经正向偏压外部二极管和自举电容，在端子86达到地电势。当低端通道N外部晶体管打开时，这一电流将自举电容充电到11.3伏。一个外部高端通道N场效应晶体管的门与端子85耦合，高端通道N晶体管的源头与端子86耦合，高端通道N晶体管的沟槽耦合接收入48伏直流电压得供电电压VIN。当这一外部高端通道N晶体管控制打开并导电时，48伏VIN（位于高端通道N晶体管沟槽）通过高端通道N晶体管与端子86耦合。因此端子86上为48伏。由于之前为自举电容充电，所以现在端子84上为附加的11.3伏。因此驱动器120能将外部高端通道N晶体管门的电压提升到59.3伏来保持外部高端通道N晶体管的打开和导电状态。如果外部高端通道N晶体管被关闭，那么驱动器120会将外部高端通道N晶体管门电压降到48伏。48伏VIN值和12伏VP值仅为示 例。相应地，可用驱动器120来带动外部高端通道N晶体管门上的信号电平，其中高电平为端子84上的电压，低电平为端子86上的电压。 

驱动器管理逻辑单元19的低端驱动器电路93-95与高端驱动器电路构造相似，除了低端驱动器电路93-95，其既不包括电平转换电路（例如电平转换电路118）也没有引导高低端子（例如端子84和86）。由低端驱动器带动的电压水平在高电平时为12伏VP电压，在低电平时为地电势。 

故障保护电路99由数个相关的配置比特控制。这些比特可由处理器32经由标准总线24刻写。到故障保护电路的两条输入引线被硬连接到标准总线的两个专门的故障保护导线FAULT[0-1]上。配置比特的值决定了在FAULT[0-1]信号时默认保护电路执行的逻辑函数，来产生每一个ENHS和ENLS输出信号。尽管图4B中所示的配置比特符号分散在逻辑单元中，但这仅为图示方便之用。配置比特是配置寄存器29的比特。 

电源管理逻辑单元

图4C是电源管理逻辑单元20的简化图。可通过操作电源管理单元20从所选的多个给定应用中可用的不同外部电源中的一个来获得功率。例如，这样一个外部电源可能是一个48伏的铅酸电池或锂电池，太阳能电池阵列，如标准110伏墙面交流电这样的交流电源，或如外部5伏直流墙面幅接头这样的外部电源输出。电源管理逻辑单元从外部电源那里获得供电，并提供输出电压来满足所有MTPMIC2的所有用电需求以及整个电路10的用电需求。为获得这样的灵活性，电源管理逻辑单元120包括一组被称为可配置开关电源脉宽调制器（CSPSPWM）的可配置脉宽调制器组件122。CSPSPWM122和少数选择外部组件（MTPMIC2外部）一起，可以不同的方式予以配置，成为一个降压转换器，或最高可接收400伏的高压降压转换器，或一个反驰式转换器，或一个升压转换器。 

CSPSPWM122包括一个小型的低输出电流内部线性稳压器123。这一内部线性稳压器123通过端子VHM124接收未经稳压的电压，并输出一个经过调整的4.5伏直流电。内部稳压器123不包括小型电容，但因为稳压器123最大仅输出一毫安的电流，因此线性稳压器的电容可由芯片提供。在稳压器输出引线125到CSPSPWM122其他电路间的连接没有图示，但内部稳压器123被用来为CSPSPWM122的剩余部分供电。 

内部RC振荡器126生成4MHz信号。这一4MHz信号被可编程分配器127分配后，产生一个启动CSPSPWM122信号输出每次脉冲的输出矩形波数字信号。可编程分配器127的信号输出频率可选择如下：12.5kHz,50kHz,100kHz,200kHz和400kHz。通过导 线166接收的可编程配置比特决定了如果导线165上的第三个控制比特是数字逻辑低电平，那么50kHz,100kHz,200kHz和400kHz中的哪一个将被输出。如果导线165上的第三个控制比特是数字逻辑高电平，那么可编程分配器127会输出一个12.5KHZ的矩形波。 

在主外部开关的每次脉冲期间，通过主外部开关的电流增加。电流检测端子129通过衡量经由外部电流检测电阻的电压落差被用来检测这一增加电流的大小。这一外部电流检测电阻位于主开关的电流路径中。根据电源管理逻辑单元所属的开关电源类型，由CSM端子129执行的电流检测功能为高端电流检测或低端电流检测。CSM模式检测模块130接收CSM端子129上的电压并从这一电压来决定CSM端子是否连在高端电流检测配置或是低端电流检测配置中。图16是更为详细的CSM模式检测模块10的电路图。当外部开关受端子156控制关闭时，CSM模式检测模块130通过检测CSM电压来工作。当外部开关被控制要关闭时，如果CSM电压小于0.5伏，那么CSM模式检测模块130会决定连接电源管理逻辑单元来要求低端电流检测，否则如果当外部开关受控制要关闭时，CSM电压高于0.5伏，那么CSM模式检测模块130决定连接电源管理逻辑单元以要求高端电流检测。如果CSM模式检测模块130检测到高端电流检测要求，那么CSM模式检测模块130会控制开关131将来自端子VP132的电压和放大器133输入引线的反转电压相耦合，从而让放大器133放大端子CSM电压和端子Vpdianya间的差分。如果CSM模式检测模块130检测到低端电流检测需求，那么CSM模式检测模块130会控制开关131将来自端子157的地电势和放大器133输入引线的反转电压相耦合从而让放大器133放大端子CSM和接地间的电压差。在这一例子中，展示了用于反相输入的单个放大器133和选择信号，但这一操作也可通过分开的用于高端电流电测和低端电流检测的专属放大器（未展示）与其由CSM模式检测模块130所选择的输出来实现。 

当整个开关电源（CSPSPWM，驱动器，以及外部组件）运行时，且当电源的主外部开关在一个脉冲过程中处于开启状态时，由放大器133输出的被放大的电流检测信号134会增加直到其超过节点136上误差信号135的幅度为止。当被放大的电流检测信号134超过这一水平，比较器137会把它的输出信号电平从低数字电平切换到高数字电平。这一高数字电平信号经由开关138并重新设置触发器（flip-flip）139从而终止上脉冲。终止上脉冲可关掉外部主开关。 

由整个电源产生的主电源输出电压VP出现在端子VP132上。如果端子VP132上的电压越高，那么需要用电就越少，而如果端子VP132的电压检测器较低，那么就需要更多电力。相应地，端子VP132（由可编程阻抗电压分配器FB140分配）上的电压和参考电压（如 1.2伏带隙电压发生器141输出）间的电压差被误差放大器141放大，从而在节点136上生成一个模拟误差信号135。在开关电源运行时，如需要更多电力，那么模拟误差信号135电压上升，如需要减少电力供应，则其电压下降。如误差信号135电压升高，那么在开关周期过程中，节点143上升高的电流检测输出信号124将导致主开关上的上脉冲，使其在之后终止，如误差信号135电压降低，那么节点143上的电流检测输出信号134将导致主外部开关上的上脉冲，使其先行终止。 

CSM端子129上的信号只有在当端子132上的电压VP大于4.3伏，出于电流检测的目的时才被认为是有效的。在电源启动模式下，当电压VP处于上升过程，且小于4.3伏时，CSM检测电路不会被用来终止上脉冲但脉宽调制电路会在一个固定12.5KHZde低转换频率的安全模式下运行，这一模式的脉冲宽度为固定的0.8微秒。在这一启动模式下，不需要也不使用电流检测，但电源的功率输出能力会大大降低。启动电路144包括一个将电压VP和4.3伏VLOCKOUT电压相比较的比较器145。如果电压VP低于4.3伏，那么比较器145会将节点146上的电压水平变为数字低电平，从而控制分配器127，使其输出一个12.5KHZ的方波信号。另外，比较器145的数字低电平输出会将开关138置于向上的位置。在向上的位置下，固延元件147的输出在0.8微秒的固延期后终止上脉冲。 

当电源运行在安全启动模式下时，电压VP周期循环上升。一旦电压VP上升到超过4.3伏时，脉宽调节器就会进入电源正常模式。比较器145在节点146上输出一个高电平，使得开关138置于向下的位置，从而让电流检测电路130和133终止上脉冲。节点146上的高数字电平停止让对分配器127的控制，使其不再输出12.5KHZ低频信号。因此分配器127输出一个由导体166上的两个可编程配置比特决定的较高转换频率的规则矩形波。 

电源运行使得线性稳压器148通过VP端子132获得VP输出电压。通过VP供电电压，线性稳压器148生成一个5.0伏直流电压VSYS。电压VSYS依次给其他三个线性稳压器149-151供电。这些线性稳压器149-151在导线152-154上分别输出调节电压1.8伏VCORE，5.00伏VDDIO，以及3.3伏VDDA。导线152上的1.8伏VCORE电压为包括处理器32的MCU/ADC逻辑单元的数字逻辑部分供电。一旦处理器32通电并自这一1.8伏VCORE电源起运行，那么处理器32就可将配置信息写回到电源管理逻辑单元120的配置寄存器27中来更改CSPSPWM122的运行。 

一个可编程驱动器155接收CSPSPWM122的信号输出（如图示例触发器139的输出）并带动驱动器端子DRM156。如果提供给驱动器155的信号是高数字逻辑，那么驱动器155就在VHM端子124上输出电压到DRM端子156。这样相应打开外部开关。如果，从另一方面来 说，提供给驱动器155的信号是一个低数字逻辑信号，那么驱动器155就向接地端子157输出电压到DRM端子145。这样就相应关闭了外部开关。 

在第一种驱动模式下，驱动器155或者将DRM端子156变为地电势来关闭外部主开关，或将DRM端子156变为VHM电压来打开外部开关。通过打开通道P场效应晶体管158和关闭通道N场效应晶体管159可让DRM端子获得VHM端子上的电压。通过关闭通道P场效应晶体管158并打开通道N场效应晶体管159可让DRM端子变为地电势。开关162让变频器160的信号输出迂回过RC单次触发161并直接提供给通道N场效应晶体管159的门。因此RC单次触发161对驱动器电路155的输出没有影响。 

当在某些配置下在高端电流检测模式中驱动外部NPN晶体管时，为了提高效率会使用第二种驱动模式。在第二种驱动模式中（“脉冲下拉模式”），驱动器155使DRM端子156上的电压为VHM电压，来打开外部主开关。当外部主开关要被关闭时，DRM端子156一开始有大约250纳秒被一下子拉到地电势（端子157上的电压），随后DRM端子156不再保持低电平而是处于高阻抗状态直到外部开关被再次打开。在高阻抗期间，外部主开关通过一个在基座和外部NPN开关发射器间耦合的外部电阻来保持关闭状态。不保持外部NPN晶体管基座处于地电势能通过阻止不想要的电流流回通过NPN晶体管和流出NPN晶体管集流器来防止电力损耗。250纳秒下拉脉冲时间是由RC单次触发161的延迟来决定的。在第二种模式下，开关162使得变频器160的输出通过单次触发161与通道N下拉场效应晶体管159的门相耦合。驱动器电路155是在第一种驱动模式还是第二种驱动模式下运行是由配置寄存器30中的可编程配置比特值的逻辑或以及决定CSPSPWM122是运行在低端电流检测模式还是高端电流检测模块下的CSM模式检测模块130的输出来决定的。逻辑或函数由或门162A提供。 

由误差放大器142输出的误差信号135是一个模拟信号，但其最高的可能信号电平却受到直流箝位电路163的限制。直流箝位电路163的输出引线与误差放大器142的输出引线相耦合。箝位电路163箝制误差信号135的最高信号可能点评的电压水平是可编程的，并通过在一个8比特IMOD数模转换器（DAC）164的输入121上提供8比特输入值来设置。IMOD DAC164的8比特输入由处理器32经由标准总线24（或在其他示例中通过处理器局部总线34）来刻写。如果端子132上的电压VP对整体电源来说过低需要调节，那么会控制箝位电路163使得误差信号的最大值不超过2.5伏。这样限制了电源上脉冲过程中每一个电流脉冲的幅度。IMOD DAC164还能用来有效解除通过误差放大器142的反馈。这是通过控制IMOD DAC164将误差信号135压制到地电势从而让误差放大器142无法影响节点136上的电压来实现的。 

另外，IMOD DAC164可被处理器32用来提供数字反馈回路功率控制例如功率因数校正或根据ADC衡量标准对输出功率属性进行更加精确的调节。为了实现功率因数校正电源，流入电源的输入电流可向上和向下追踪上升和下降的输入线电压。如果电源输出的输出电压高于所需电压，那么供应到负载的功率就会减少，而如果输出电压低于所需电压，那么负载功率就应增加。要实现这类功率因数校正离不开MCU/ADC逻辑单元。MCU/ADC逻辑单元及其相关ADC的处理器对输入线电压进行测量，并根据这些测量结果决定线电压信号的情况。ADC还对电源输出的直流输出电压VP进行测量。根据这些测量值，处理器32在节点135上设置了电流箝位使得当输入线电压在交流输入线电压周期中变化时，电流箝位也能按比例变化。每隔10微秒，处理器32就通过对8比特IMOD DAC164刻写来调节电流箝位。在这种模式中，处理器32，IMOD DAC164以及箝位电路163要着手对来自反馈电路140和误差放大器142的控制回路的控制。只要误差放大器142驱动节点136的电压高于箝位电路163在节点136上的箝制电压，那么节点136上的电压就将由箝位电路163来决定（由处理器32通过IMOD DAC164来控制）相应地，数字反馈控制模式中的反馈电路140得以控制使得放大器142的信号输出在其最高值以内。误差放大器142的栅高压输出高于箝位电路在节点135上箝制的电压，因此误差放大器不会影响回路工作。反馈电路140被有效的禁用。因此处理器32通过箝163来控制节点163上的电压。同样地，在其他要求精确控制或额外处理输出功率的一个属性或一组属性的实施方案中，MCU/ADC逻辑单元的处理器及其相关ADC对输出功率属性进行测量并根据这些测量值维持对数字反馈回路的控制。处理器32在节点135上设定了电流箝位使得当测量指标低于要求水平时能提供更大功率，当测量指标高于要求水平时，能降低提供功率。处理器32通过在8比特IMOD DAC164的刻写来定期调节电流箝位。 

误差放大器142有一个非常高的固定增益，并且还有一个可编程的跨导g_m。可编程配置比特173决定了误差放大器跨导是g_m=1uS还是g_m=4uS。处理器32可在配置寄存器30中刻写，并且更改配置比特73的值，由此调节误差放大器跨导并调节回路增益带宽。CCOMP是一个具有固定电容量的回路补偿电容。 

电源管理逻辑单元20的多个配置比特由参考数字167-170和173表示。尽管在图示中这些比特放置在逻辑单元的不同位置，但配置比特都是单独的配置寄存器30中的比特。提供迷你板171从而能把振荡器126的4MHZ输出信号提供给MCU/ADC逻辑单元18的迷你板76。 

信号管理逻辑单元

图4D是信号管理逻辑单元21的简化图。信号管理逻辑单元21包括四个事件信号探测器电路，三个差分放大器模拟输入电路，一个标准总线的总线片段，以及一个股长保护电路。其中一个事件信号探测器175具体细节如图4D所示。端子176有一个相关的可编程I/O模块177。在这个例子中，在图中，端子不是I/O模块的一部分。处理器32可设置两个经由标准总线来控制可编程I/O模块177的可配置比特。在一种配置中，端子176上的一个模拟信号通过导线178传递，经过多路复用器179，并通过可编程多路信号选择器180，到标准总线24的一个所选导体商。通常多路信号选择器输出与标准总线的通用数字导体相连，但在图4D中没有足够的空间来展示通用数字导体。因此可编程多路信号选择器的输出显示为与DIN[0-7]耦合。 

在逻辑单元的另一个配置中，端子176上的一个模拟信号通过导体181传送到比较器182的非反相输入引线。比较器182有两个相关的配置比特用来设置磁滞量或让比较器失效。比较器182的反相输入引线与一个可编程门槛电压一起提供。可编程门槛电压由信号事件检测器电路的可编程多路信号选择器183提供。可编程多路信号选择器183的两个配置比特由处理器32经由标准总线刻写。可编程多路信号选择器183的3根输入引线与标准总线的三个AB[0-4]模拟导体相耦合。可编程多路复用器183的第四个输入引线相耦合来接收从普通可编程模拟多路复用器184接收到的可编程电压。普通可编程模拟多路复用器184受到处理器32的控制为节点212提供一个可选择的电压，在多路复用器183的第四个输入引线上提供0.2伏、0.5伏、以及1.25伏电压。如图所示，一个可编程多路复用器184用于所有四个信号事件探测器电路。比较器182的数字输出可通过多路复用器179和多路信号选择器180提供给所选的标准总线的一根导线。 

电阻208在端子176和节点212间耦合。电阻210在端子344和节点212间耦合。电路211在端子345和节点212间耦合。在一种应用中，马达309的第一个线圈节点A341通过外部阻抗电压分配器与端子345耦合。马达的第二个线圈节点B342通过外部阻抗电压分配器与端子344耦合，马达的第三个线圈节点C343通过外部阻抗电压分配器与端子176耦合。节点212上最后产生的电压说明了马达中央节点346上的电压。电阻209、210和211的阻抗是一样的。 

另外，比较器182输出的信号被单次触发185转换成单次选通信号。单次触发185输出的脉冲信号受到多路信号选择器186的控制被提供给所选的一个DIN[0-7]。通常多路信 号选择器186的输出与标准总线的一个通用数字导体相连。但在图4D中因为没有足够的空间，所以没有显示通用数字导体。因此可编程多路信号选择器186的输出显示为与DIN[0-7]耦合。 

多路信号选择器180和186上都有一条输出引线与迷你板187和188相耦合。举例来说，这些迷你板中的一个直接与通向图4A所示中断控制器的多路复用器输入上的一个迷你板相耦合。由于这一在信号事件探测器电路和中断控制器间直接的迷你板到迷你板的连接，如果模拟输入端子176上的模拟信号被发现超过比较器182的非反相输入引线上的可编程门槛电压，那么比较器182会生成一个事件信号。之后这一事件信号通过一个迷你板被提供给终端控制器来中断处理器。 

三个差分放大器模拟输入电路如图所示，位于图4D的底部。包括迷你输入端子190和191在内的上层差分放大器模拟输入电路189描述如下。每一个模拟输入端子都与一个相关的可编程I/O模块192、193相耦合。如上所述，每一个可编程I/O模块连接着事件探测器电路，都允许在其相关端子上的模拟信号与导体耦合，并通过多路信号选择器传送到标准总线的一个可编程导体上。与多路信号选择器的输出引线相耦合的标准总线的导体可以不同并可能包括所选AB[0-4]。六个1：6的多路信号选择器194实际上是双向多路信号选择器，包括通过门，因此模拟信号可从标准总线传送到模拟端子，或从模拟端子传送到标准总线。在信号管理逻辑单元21的另一个配置中，I/O模块192和193可配置为输入或输出数字缓冲，在这时，六个1：6的双向逻辑信号选择器194时与所选DIN[0-7]信号相耦合的数字双向多路信号选择器（未展示）。 

如果可编程I/O模块192和193的配置比特程序不同，那么两个端子190和191上的模拟信号就被传输到可编程差分放大器195的非反相和反相输入引线上。四个配置比特用来设定可编程差分放大器195的增益。可编程差分放大器195的输出引线与取样和持保电路196相耦合。当取样和持保电路196取样时，可编程差分放大器输出的模拟信号被S/H信号捕捉到导体197上。如上所述，S/H导体197连接MCU/ADC逻辑单元，通过标注总线的专用模拟信号导线与ADC控制寄存器的S/H比特相耦合。取样和保持电路196、198和199输出的信号可通过模拟多路复用器200和多路信号选择器201一个个地被传导到所选的标准总线的模拟导线上。在给出的示例中，这两条导线时AB[0-4]导线中的两条。还有一种选择，模拟1：3多路信号选择器201可在迷你板202上输出模拟信号。例如，迷你板202可通过一个直接迷你板到迷你板的最高的金属层导体或ADC64的输入多路复用器70的输入引线上连接迷你板77的焊线相耦合。相应地，可向ADC64的输入提供几条由信号管理逻辑单元的可编程差分放大器输出的信号用来模数转换的可编程信号路径。 

提供的故障检测逻辑203以可编程10比特数模转换器（DAC）204，3个比较器205-207以及保护控制电路208的形式出现。到DAC204的10比特输入由处理器32经由标准总线编程。 

在一个实施例中，如果第一个所选端子上的电压被检测到比第二个所选端子上电压高100毫伏，那么保护控制电路208会发出第一个保护电平信号FAULT[0-1]。如果打三个所选端子上的电压比第二个所选段子上的电压低100毫伏，那么保护控制电路208会发出第二个保护电平信号FAULT[1]。这些保护信号FAULT[0]和FAULT[1]被直接从信号管理逻辑单元175中的保护控制电路208，经由标准总线的FAULT[0-1]导线，传递到驱动器管理逻辑单元19，不需要任何软件处理。三个比较器205-207的输出有多个不同的函数可被用来决定FAULT[0]和FAULT[1]信号。通过设定经由总线的配置比特对所选函数进行编程。尽管如图4D所示的配置比特符号遍布逻辑单元，但配置比特都是同一个配置寄存器31的一部分。 

无刷电机控制器应用

图5是涉及一个MTPMIC2的无刷电机控制器应用的系统300的示意图。图5A、5B、5C和5D合在一起构成图5。图5某种程度上是图4中所示的MTPMIC2的简化电路原理图。图5A左下方显示的是图5A、5B、5C和5D是如何用这一方法合在一起的。 

系统300包括MTPMIC2和外部电路组件301-337。电源管理逻辑单元20和外部电路301-337经过配置构成了步降降压转换器电源。因图纸空间有限，电源管理逻辑单元CSPSPWM122部分的一些内部细节没有展示。请参见图4A了解更多详情。在图5的配置中，导线338上的电压VIN是电池301输出的直流电压。VIN的范围大约从12伏到48伏。在所给示例中，VIN是48伏，电池301是多节铅酸电池。NPN双极晶体管302在步降配置下带动一个感应器306，生成节点339和端子VP132上的主电压VP。电阻307是电流检测电阻。它在端子CSM129和端子VP132间耦合。在如图示例中，电压VP为12伏。电容308是电源的主要存储电容。由电源管理逻辑单元产生的电压VP被用来为其他MTPMIC2逻辑单元供电，并为带动外部电机309的外部开关电路313-327供电。电源开关周期是可编程的，并应设置在约200KHZ到约400KHZ的范围间。在所示示例中，开关频率在启动模式下为12.5KHZ，在正常运行模式下为200KHZ。 

在向系统供电之前，所有MTPMIC2上的电路都不带电。当施加电池电压VIN时，内部调制器123开始为电源管理逻辑单元电路提供4.5伏的直流电压。由于VP电压低于4.3伏VLOCKOUT电压，启动控制模块144会控制CSPSPWM122的振荡器/分配器126/127切换到 12.5KHZ低频并保持固定脉宽。这些脉冲宽度短而安全、频率相对较低的脉冲用于安全模式中的外部NPN晶体管302。CSM模式检测模块130决定了电流检测阻抗在高端电流配置中的耦合。作为回应，CSM模式检测模块130输出一个数字信号，控制开关131将比较器133的非反相输入引线与VP端子132相耦合。当CSPSPWM122使得NPN晶体管获得循环脉冲，存储电容308上的电压逐渐增加。当启动控制模块144决定电压VP高于4.3伏时，启动控制模块144就使得电源开始切换到较高的正常模式切换频率。这一正常模式切换频率由配置寄存器（如图3）30中的两个配置比特决定。每一个这样的比特都包含一个非易失性单元和一个易失性单元。当电源开起，非易失性单元内容被自动装载到易失性单元中。易失性单元内容从配置比特输出来配置相关电路。正常模式转换频率在非易失性单元中编程从而当电源管理逻辑单元进入正常运行模式时，它将切换到事先决定的适当的频率。事先决定的这一配置的频率通常在200KHZ到400KHZ之间。启动控制模块144档检测到电压Vp大于4.3伏时，还会控制开关控制器的反馈回路使得上脉冲的脉宽不再等于一个固定值，而是根据电流检测电路和反馈电路的控制调节。 

端子132上产生的电压VP被用于功率线性稳压器148-151。外部电容334-337是这些线性稳压器的外部电容。稳压器149输出的VCORE电压用来为MCU/ADC逻辑单元18的处理器32供电。来自VCORE稳压器149输出的功率通过标准总线的导线供应给MCU/ADC逻辑单元18的处理器。一旦处理器获得电压VCORE，就开始执行存储在RAM/FLASH38中的程序编码。这一程序编码会让处理器通过对标准总线24恰当的刻写，改变电源管理逻辑单元特定配置比特的内容。例如，可配置电源管理逻辑单元20使得驱动器155被编程运行在脉冲下拉模式中。 

在图5的电机控制应用中，三个电机309的线圈310-312每一个都和一对通道N场效应晶体管（NFET）相耦合。每一对都有一个高端NFET和一个低端NFET。高端NFET为313-315，低端NFET为316-318。流过电机的电流包括来自48伏VIN导线338，流过一个高端NFET，流过一个线圈，到电机中央节点346的电流，以及来自电机中央节点346，经过另一个线圈，再经过一个传导低端NFET，流经一个电流检测电阻到接地节点和接地导线340的电流。电流检测阻抗319、320和321如图与信号管理逻辑单元21的差分放大器相耦合使得MTPMIC2能够测量和检测经由三个电流检测电阻的压降。 

每个高端NFET如图都和一个充电二极管和一个自举电容相耦合。充电二极管为二极管322、324和326。自举电容为电容323、325和327。要求们电压高于48伏VIN电压来保持高端NFET开起并传导。自举电容耦合为端子84、87和90提供大约59.3伏的电压。端子84、87和90上的这一59.3伏电压使得高端驱动器81、82和83能够带动高端NFET们电 压到59.3伏来打开这些NFET。如上所述自举电容的运行与驱动器管理逻辑单元19的运行相联系。 

MTPMIC2还耦合检测电机的三个线圈节点341-343上的电压事件。端子176通过阻抗分配器328和329与线圈节点C343耦合。端子344通过阻抗分配器330和331与线圈节点B342耦合。端子345通过阻抗分配器332和333与线圈节点A341耦合。 

LED驱动器应用

图6为一个有关MTPMIC2的LED驱动器应用的系统400示意图。图6A、6B、6C和6D合在一起构成图6。图6从某种程度上来说是图4所示MTPMIC2的简化电路原理图。图6A的右下角展示了图6A、6B、6C和6D是如何合在一起的。 

系统400包括MTPMIC2和外部电路组件401-434。电源管理逻辑单元20和外部电路401-434经配置构成一个升压斩波电路。AC输入401是电源。在所给示例中，AC输入电源401为标准110伏交流标准家用墙面电源。110VAC是由二极管电桥402矫正的完整波。矫正信号经存储电容403变得平和从而在节点435上呈现一个粗糙滞留输入电压。FET408经耦合通过变压器411的主线圈从VIN节点435上拉动电流脉冲。电阻409是电流检测阻抗，在端子CSM129和端子VP132间耦合。第一个二级线圈436和第二个二级线圈437与矫正二极管412和413以及存储电容414和415在端子Vp132上产生主输出电压VP。第一个二级线圈（上面一个）在FET开启时输出电力，为电容414充电，而第二个二级线圈（下面一个）在发ET关闭时输出电力为电容415充电。电容414和415的电压合在一起构成主输出电压VP。在这一示例中，VP是12伏。矫正二极管405和存储电容404在节点436上输出一个直流高压VBUS。在这一示例中，VBUS等于直流400伏。 

CSM模式检测模块130在FET408关闭时检测CSM电压。在图6的拓扑图中，当FET关闭时，因为电压CSM低于0.5伏，所以CSM模式检测模块130检测到一个低端电流检测配置并控制开关131为比较器133的非反相输入引线提供一个低电势。如上所述图5示例中，当启动时，处理器32和MTPMIC2的其余部分没有电。内部稳压器123和驱动器155最初通过电阻406和电容407从VIN电压获得启动电压，直到供电电压VP高于此时由VP通过二极管410提供的VHM电压。从VHM，内部稳压器输出4.5伏直流电为CSPSPWM122电路供电。如上述图5所述示例，启动控制模块144检测到VP低于4.3伏，作为回应，其 控制振荡器开始以12.5KHZde切换低频切换转换器。上脉冲为固定0.8微秒。FET408在这一安全模式下获得低频率短上脉冲的脉冲直到电压VP达到4.3伏为止。当检测到电压VP大于4.3伏，那么切换频率改为正常模式下预先设定的切换频率。在这一升压配置中，正常模式中的预先设定切换频率比图5中的步降降压转换器的频率低，通常约为50KHZ。在正常模式运行中，电流检测和反馈电路被用来调节上脉冲的脉宽。 

升压转换器的一个目的在于为节点438提供400伏VBUS直流电压。这一400伏直流电压为标准电压用来实现功率因数校正。来自110VAC电源401的输入电流用以追踪110VAC墙电源的110VAC输入正弦交流电压波形。大电容404被用来过滤120HZ波形。电容通常规格为每输出1功率0.5微法拉。 

一旦电压VP稳定且电源在正常模式下工作，线性稳压器148-151就会产生电压VCORE并将其提供给MCU/ADC中的处理器32。在图5所示实施例中，一旦向处理器供电，它就开始执行存储在RAM/FLASH中的程序编码。在软件的控制下，处理器能通过经由标准总线24在电源管理逻辑单元20的配置寄存器30刻写来对电源管理逻辑电源20进行重新配置。例如，刻写配置寄存器30从而让驱动器155的特殊脉冲下拉模式失效。相应地，图6中的驱动器155或者将端子DRM156上的电压带到端子124上的VHM电压，或者将其变为端子GND157上的地电势。驱动器155在短短的150纳秒为DRM端子推到地电势后不会把DRM端子变为高阻抗状态。 

在图6所给示例中，升压转换器得到了功率因数校正，处理器32经由标准总线刻写配置信息对电源管理逻辑单元中的配置寄存器30编程，从而反馈电路FB140让放大器142变为轨高电平。这样有效禁止了反馈电路FB140影响节点136上的信号。处理器32使用一个包含电阻416和417以及端子439的电压分配器来检测VIN线电压波形使用ADC。处理器32使用一个包括电阻418和419以及端子440的电压分配器来检测VBUS电压使用ADC。根据这些VIN和VBUS的ADC测量值，处理器32在110VAC输入波形的60HZ周期 中每隔10微秒调整IMOD DAC164的8比特输入值,从而让电源产生的电流跟踪110VAC正弦波性,来从110VAC墙电源获得一个同相功率因数校正电流。 

有三个LED灯串432、433和434在步降拓扑中是由节点438的VBUS供电的。与每隔LED灯串相关的下拉NFET通过灯串传导电流脉冲。当NFET开启，通过相关感应器的电流增加，而当NFET关闭，则通过感应器的电流减小。NFET的开启时间是调节脉宽以此来控制通过相关LED灯串的平均电流。当NFET开启，电流流过LED灯串、流过感应器、流过NFET、流过电流检测电阻并流到接地导线。在LED灯串426的案例中，电流检测电阻是电阻423。信号管理逻辑单元和ADC的差分放大器被用来检测这一电流的幅度。当NFET关闭时，电流流经LED灯串、感应器，并流回二极管到VBUS导线438。在所示示例中流经LED灯串的平均电流为100毫安。脉宽调制信号由MCU/ADC逻辑单元的一个计时器产生。因为图6示例中有三个LED灯串，因此使用三个相应的计时器。 

高压步降

图7是包含MTPMIC2和外部电流组件501-514的系统500的示意图。电源管理逻辑单元20和外部电路501-514经配置构成高压步降电压转换器。如图7所示的电源管理逻辑单元20从某种程度来说是图4中所示的电源管理逻辑单元的简化版本。DRM端子156被用来带动一个外部NPN二极晶体管508，其作为开关轮流带动一个PNP二极晶体管506。PNP晶体管506打开和关闭来带动感应器512。电阻513是电流检测电阻。节点516上的12伏VP是一个步降电压，由节点515上的高压矫正交流输入电压VIN直接产生。示例中110VAC墙电源的交流输入电源501，其节点515上的矫正交流输入电压VIN等于150伏。 

返驰

图8是包括MTPMIC2以及外部电路组件的系统600的图标。电源管理逻辑单元20和外部电路组件601-613经配置构成返驰式转换器。CSM模式检测模块130检测地段电流检测配置。外部场效应晶体管606通过打开和关闭来带动变压器609的主线圈。在这个示例中，有两个二级线圈614和615。二级线圈614提供一个输出电压VISO，其接地与二级线圈615的接地分隔开。接地导线616与接地导线617分隔开。二级线圈615用来提供主供电电压VP和CSPSPWM122的调制反馈。如果检测到的电压VP的幅度低于要求大小，那么CSPSPWM122 控制晶体管606切换，使它的上脉冲脉宽更长。如果检测到的电压VP幅度高于要求大小，那么CSPSPWM122控制晶体管606使其上脉冲脉宽缩短。内部稳压器123和分配器155最初通过电阻604和电容605接收来自VIN电压的供电，直到电压VP上升并高于VHM，在这一点上VHM电压由VP通过二极管607提供。导线618上的输出电压VISO通过二极线圈614和615间的匝数比与主供电电压VP相关。 

使用高端和低端FET的LED驱动

图9是包括MTPMIC2和外部电路组件701-724的系统700的示意图。驱动器管理逻辑单元19和外部电路相耦合来带动LED灯串701-703。这一示例中的每一个LED灯串都由一个高端外部NFET和一个低端外部NFET来带动。例如，LED灯串701的高端NFET是NFET713，LED灯串701的低端NFET是NFET716。使用高端驱动器的自举激励器模式。 

逆变器H桥

图10是包括MTPMIC2和外部电路组件801-812的系统800示意图，这两部分合在一起构成H桥式逆变器。有几种方式给电池（未展示）充电。电池为VP节点813提供电压VIN。电源管理逻辑单元20与外部组件一起构成产生如上所述电压VP的电源。端子VP132上的电压Vp也出现在节点814上。来自电池的直流电压VIN被逆变器电路转换，在端子815和816之间产生一个110VAC60赫兹的输出电压。通过打开高端NFET801并打开低端NFET804，可以让电流从节点813流出向下经过变压器806的主部分818，流到接地节点和导线817。电流的幅度由调节这些外部NFET801和804的脉宽来控制的。NFET开关频率为20KHZ。可让电流以相反的方向从节点813流经传导高端NFET803，向上流过变压器806的主部分818，流过低端NFET802，并到接地节点和导线817。这一相反方向的电流幅度也是由调制外部NFET803和802的脉宽控制的。电流得到控制使得二极线圈819上出现正弦电压。参考数字821表示的是变压器806的芯。感应器807和电容808合在一起构成了滤波器，可过滤到二极信号除需要的60赫兹频率成分以外的频率成分。处理器32通过检测流经电流检测电阻805的电流幅度来决定H桥的状态，达到控制的目的。例如，节电820和817可耦合到信号管理逻辑单元差分放大器的两个输入端子。处理器32可以通过ADC64检测这一电流的幅度并相应调节H桥的驱动。 

无线充电器

图11是系统900的示意图，它包括一个与图10所示的H桥式充电器电路类似的H桥式充电器电路。与如图10变压器806那样使用带芯821的变压器不同，在图11电路中， 充电器的主线圈901和另一个电子设备903中的二级线圈902磁性耦合，但被一道气隙904分开。感应器905和电容906设定了电路H桥主要端的共振频率。 

配置比特

图12表展示了MCU/ADC逻辑单元的配置寄存器比特。图13表展示了驱动器管理逻辑单元的配置比特。图14表展示了电源管理逻辑单元的配置比特。图15表展示了信号管理逻辑单元的配置比特。 

加电和配置方法

图17是根据本实用新型创新角度提供的方法1000的流程图。对之前无动力的MTPMIC2加电（第1001步）。举个例子，电源管理逻辑单元20的CSPSPWM122与外部电路作为开关电源电路运行。CSPSPWM122在启动安全模式下对开关电源的外部主开关施加脉冲，切换频率为事先决定的固定频率，脉宽也固定（第1002步）。CSM模式检测模块130决定（第1003步）当端子DRM156上的电压被带动到低电平时，CSM端子129上的电压是否高于0.5伏。如果CSM端子129较高，那么会对CSPSPWM的电流检测电路进行配置（第1004步）用作高端电流检测。当开关电源被施以脉冲时，主供电电压VP上升，直到确定主供电电压VP（第1005步）高于预先确定的门槛电压。.预先决定的门槛电压可为例如4.3伏。然后将切换频率更改到预先设定的切换频率（第1006步）进入电源正常运行模式。从而线性稳压器被打开（第1007步）。如果所有供电电压都在适当的范围之内（第1008步），那么对MCU/ADC逻辑单元中的处理器加以来自其中一个线性稳压器的供电电压输出（第1009步）。处理器被初始化，然后经由标准总线在电源管理逻辑单元的配置寄存器上刻写配置信息（第1010步）。处理器控制驱动器管理逻辑单元（第1011步）运行一个输出负载，并且处理器控制信号管理逻辑单元来监控输出负载的状态。 

在决定第1003步时，如果当端子DRM处于低电平时，CSM端子129低于0.5伏，那么CSPSPWM的电流检测电路保持低端电流检测配置。当开关电源被施以脉冲时，主供电电压VP上升，直到确定主供电电压VP（第1012步）高于预先决定的门槛电压。预先决定的门槛电压可为例如4.3伏。然后切换频率会被更改为预先决定的切换频率（第1013步） 进入电源正常运行模式。然后线性稳压器打开（第1014步）。如果所有供电电压都在适当的范围内（第1015步），那么MCU/ADC逻辑单元的处理器就会获得（第1016步）来自其中一个线性稳压器的供电电压输出提供的电力。处理器被初始化，之后经由标准总线将配置信息（第1017步）刻写到电源管理逻辑单元的配置寄存器上。处理器控制驱动器管理逻辑单元（第1018步）运行一个输出负载，同时处理器控制信号管理逻辑单元来监控输出负载的状态。 

模拟和数字反馈信号通路

图18是根据本实用新型另一创新角度提供的方法2000的流程图。一数字处理器作为MTPMIC的一部分（步骤2001）。配备有一脉宽调制器驱动器电路（PWMDC）（步骤2002）从而在第一模式中在PWMDC的误差节点136上的一个误差信号由一模拟反馈信号通路来提供（在一个实施例中，模拟反馈信号通路从输入传感端子VP132开始，经过误差放大器142，到达误差节点136），而在第二模式中在误差节点136上的误差信号由一数字反馈信号通路提供（在一实施例中，数字反馈信号通路经过数字处理器32，经过一数模转换器（DAC）164，并到达误差节点136）。PWMDC包括可配置的开关电源脉宽调制器122和驱动器电路155.在本实例中，一封装集成电路可大致认理解为是一集成电路，且一封装引出线可大致理解为是该集成电路的一个端子。 

在方法2000的一个实施例中，PWMDC为回应一时钟信号边沿将驱动器输出端子DRM156上的一控制信号变为第一电压电平。时钟信号是振荡器126的时钟信号输出。在第一模式中，当端子CSM129行的一第一信号满足误差信号的预设定条件，其中误差信号由一第二感测输入端子VP132上的一第二信号产生，那么PWMDC通过将驱动器输出端子DRM156上的控制信号变为第二电压来停止打开脉冲。在第二模式中，当第一感测输入端子CRM129上的第一信号满足由数字处理器提供给DAC164的一多比特数字值得预设定条件时，PWMDC通过将驱动器输出端子DRM156上的控制信号变为第二电压来停止打开脉冲。 

集成电路的PWMDC，与其他外部组件一起，构成了一开关电源。开关电源生成了第二感测输入端子VP132上的电压VP。第二线性稳压器电路148-151收到电源产生的电压VP并输出一电压VCORE为数字处理器供电。开关电源的电压输出也为高端和低端驱动器电路供电。另一方面，PWMDC电路并非由电源供电（直接或间接），而是由一第二内部调节器123调节另一端子VHM124上的电压。然后改第二内部调节器调节的电压输出被用于为PWMDC供电。在一实施例中，端子VHM124可经耦合接收来自外部电池的电压。 

数字处理器可刻写配置比特167-170，从而对PWMDC进行配置和控制。如上所述与DC箝位电路163有关，数字处理器能控制PWMDC运行在第一模式或第二模式中。 

上述描述是说明性的并没有限制性。本专利文件具有一般适用性，并不限于上述特定细节。在研究了本实用新型的公开内容后，对本领域的技术人员而言，对本实用新型的各种修改、适用性以及不同特性的组合都可能是具有实践意义的，因此本实用新型的范围不同通过参考上述描述而定，而应通过参考权利要求的全部范围来确定。 

Claims (21)

1.一种集成电路，其特征在于，包括：

一数字处理器，用于执行指令；

一第一感测输入端子；

一第二感测输入端子；

一驱动器输出端子；以及

一脉宽调节器和驱动器电路，所述脉宽调节器和驱动器电路响应一时钟信号边缘，将所述驱动器输出端子上的一控制信号变为第一电压，从而启动一打开脉冲；在一第一模式中，当所述第一感测输入端子上的一第一信号和由所述第二感测输入端子上的一第二信号产生的误差信号满足一预设关系时，通过将所述驱动器输出端子上的控制信号变为第二电压来停止所述打开脉冲；在一第二模式中，当所述第一感测输入端子上的所述第一信号和从所述数字处理器接收到的多比特数字值满足一预设关系时，通过将所述驱动器输出端子上的所述控制信号变为第二电压来关闭所述打开脉冲。

2.如权利要求1所述的集成电路，其特征在于，在所述第二模式中，所述数字处理器作为一数字反馈信号通路的一部分运行，所述数字反馈通路经过一模数转换器，经过所述数字处理器并到达所述脉宽调节器和驱动器电路。

3.如权利要求2所述的集成电路，其特征在于，在所述第二模式中所述数字处理器通过重复更改提供给所述脉宽调节器和驱动器电路的多比特数字值，作为所述数字反馈信号通路的一部分运行。

4.如权利要求1中所述的集成电路，其特征在于，所述数字处理器控制所述脉宽调节器和驱动器电路是否运行在所述第一模式中或所述第二模式中。

5.如权利要求1中所述的集成电路，其特征在于，所述脉宽调节器和驱动器电路包括一比较器，一第一模拟信号通路自所述第一感测输入端子开始，到达所述比较器的一第一输入引线。

6.如权利要求5所述的集成电路，其特征在于，所述脉宽调节器和驱动器电路包含一误差节点，且其中在所述第一模式中一第二模拟信号通路从所述第二感测输入端子开始，经过所述脉宽调节器和驱动器电路的误差放大器，到达所述误差节点。

7.如权利要求6所述的集成电路，其特征在于，所述误差节点是所述比较器的一第二输入引线。

8.如权利要求1所述的集成电路，其特征在于，其所述脉宽调节器和驱动器电路包括一误差节点，在所述第二模式下，从所述数字处理器接收到的所述多比特数字值使得所述误差节点上的电压固定在与所述多比特数字值相对应的一电压上。

9.如权利要求6所述的集成电路，其特征在于，所述第二模拟信号通路有一增益，所述第二模拟信号反馈通路的增益由所述数字处理器编程。

10.如权利要求1所述的集成电路，其特征在于，所述脉宽调节器和驱动器电路包括一芯片集成振荡器，所述芯片集成振荡器没有芯片外组件，所述芯片集成振荡器输出所述时钟信号。

11.如权利要求1所述的集成电路，其特征在于，所述集成电路进一步包括：

一第三输入端子；以及

一线性稳压器电路，用来将所述第三输入端子上的电压转变成一经调节的电压，所述调节电压为所述脉宽调节器和驱动器电路供电但不为所述数字处理器供电。

12.如权利要求1所述的集成电路，其特征在于，所述集成电路进一步包括：

一模数转换器，在所述第二模式中，所述数字处理器接收来自所述模数转换器的信息并至少部分根据所述信息更改所述多比特数字值。

13.如权利要求1所述的集成电路，其特征在于，所述脉宽调节器和驱动器电路作为一开关电源的一部分使用，其中所述开关电源包括所述脉宽调节器和驱动器电路和所述集成电路外的组件，所述开关电源为所述第二感测端子提供一电源电压。

14.如权利要求1所述的集成电路，其特征在于，一功率晶体管的一控制电极与所述驱动器输出端子耦合，其中所述功率晶体管在所述集成电路外部，且被所述打开脉冲开启。

15.如权利要求1中所述的集成电路，其特征在于，所述集成电路进一步包括：

一高端驱动器和低端驱动器电路，其特征在于，其中所述脉宽调节器和驱动器电路作为一开关电源的一部分使用，所述开关电源包括所述脉宽调节器和驱动器电路以及所述集成电路外部的组件，至少部分的所述高端驱动器和低端驱动器电路由所述开关电源供电。

16.如权利要求15中所述的集成电路，其特征在于，所述集成电路进一步包括：

一线性稳压器电路，用以接收来自所述开关电源的一电压，并为所述数字处理器提供一经调节的电压。

17.一种集成电路，包括：

一用来执行指令的数字处理器；

一第一端子；

一第二端子；

一装置，所述装置通过一脉冲宽度调节一开关电源从而产生一供电电压，其特征在于，所述装置通过将所述第一端子上的一控制信号变为第一电压水平从而启动一打开脉冲；在第一模式中至少部分根据经由所述第二端子在所述集成电路上接收到的一模拟反馈信号，通过将所述控制信号变为第二电压水平来停止所述打开脉冲；在第二模式中，至少部分根据所述数字处理器接收到的一数字反馈信号，通过将所述控制信号变为所述第二电压水平来停止所述打开脉冲；所述开关电源包括所述装置及所述集成电路的外部组件；

一驱动器电路，至少部分的所述驱动器电路通过所述开关电源产生的电压供电，所述驱动器电路包括一驱动器组合中的至少一个驱动器，所述驱动器组合由一高端驱动器、一低端驱动器以及一漏极开路驱动器构成。

18.如权利要求17所述的集成电路，其特征在于，所述装置包括一误差节点，在所述第一模式中一模拟信号通路自所述第二端子开始，经由一误差放大器，到达所述误差节点；在所述第二模式中，所述数字反馈信号被转换成一相对应的模拟信号且通过将所述误差节点上的电压箝制为与数字反馈信号相对应的电压从而将所述对应模拟信号提供到所述误差节点上。

19.如权利要求17所述集成电路，其特征在于，所述装置包括一数模转换器，所述数字反馈信号是由所述数模转换器所接收到的一多比特数字信号。

20.如权利要求17所述集成电路，其特征在于，所述集成电路进一步包括：

一第三端子；以及

一线性稳压器电路，用以将所述第三端子上的电压转变为一经调节的供电电压，所述经调节的供电电压至少部分为所述装置供电，但不为所述数字处理器供电。

21.如权利要求17所述集成电路，其特征在于，所述数字处理器控制所述装置运行于所述第一模式或所述第二模式中。

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