CN202795407U - 智能卡读写设备 - Google Patents

Abstract

本实用新型公开了一种智能卡读写设备，涉及射频识别技术领域，解决了在现有的非接触式智能卡读写设备中设置两个天线单元时，必须对应每一个天线单元都设置一个读卡器芯片，导致非接触式智能卡读写设备成本增加的问题。本实用新型实施例中采用了差分输出型读卡器芯片，由于该芯片上的两个天线信号输出引脚可由微控制器控制而分时独立工作，因此，每个天线信号输出引脚能连接一个天线单元。当天线单元的数量增加时，由于每个读卡器芯片可连接两个天线单元，相对于现有技术，显著减小了智能卡读写设备成本的增加幅度。

Description

智能卡读写设备

技术领域

本实用新型涉及射频识别技术领域，尤其涉及智能卡读写设备。 

背景技术

非接触式智能卡读写设备是与非接触式智能卡通信必不可少的装置，大多数非接触式智能卡读写设备仅连接有一个天线单元，随着非接触式智能卡应用领域的不断扩大，连接有多个天线单元的非接触式智能卡读写设备，也逐步受到关注，例如：一台地铁检票闸机中设置有两个天线单元，其中一个天线单元用于在闸机的进站检票处读写非接触式智能卡，另一个天线单元用于在闸机的出站检票处读写非接触式智能卡；智能门禁系统中设置有两个天线单元，其中一个天线单元用于在系统的第一级安检处读写非接触式智能卡，另一个天线单元用于在系统的第二级安检处读写非接触式智能卡。 

连接有两个天线单元的非接触式智能卡读写设备具有图1所示的结构。该设备包括：微控制器11、第一读卡器芯片12、第二读卡器芯片13、第一天线单元16、第二天线单元17、连接在第一读卡器芯片12与第一天线单元16之间的第一匹配14及连接在第二读卡器芯片13与第二天线单元17之间的第二匹配电路15。 

其中，第一读卡器芯片12及第二读卡器芯片13为非接触式智能卡读卡器芯片，目前，市场上销售的非接触式智能卡读卡器芯片按天线信号输出引脚的数量分为两类：单端输出及差分输出。图1所示的两个读卡器芯片都为差分输出型读卡器芯片，每个读卡器芯片具有两个天线信号输出引脚(TX1、TX2)，这两个引脚的输出信号幅度相同，相位相差180°。微控制器11分别与两个读卡器芯片连接，并负责对这两个读卡器芯片进行控制。 

另外，匹配电路用于将读卡器芯片上通过两个天线信号输出引脚(TX1、TX2)输出的信号，转换为与天线单元的输入端相匹配的信号，或者将天线单元上采集的信号转换为与读卡器芯片的天线信号输入引脚RX相匹配的信号。 

上述连接有两个天线单元的非接触式智能卡读写设备中，由于每个天线单元都需要一个读卡器芯片进行控制，当非接触式智能卡读写设备需要连接较多的天线单元时，就需要与天线单元个数相同个数的读卡器芯片，而且，由于读卡器芯片价格较高，大量使用读卡器芯片会大大增加非接触式智能卡读写设备的成本。 

实用新型内容

本实用新型的实施例提供一种智能卡读写设备，能在所连接的天线单元的数量增加时，显著减小该设备成本增加的幅度。 

为达到上述目的，本实用新型的实施例采用如下技术方案： 

一种智能卡读写设备，包括：微控制器、至少一个差分输出型读卡器芯片；所述微控制器与每一个差分输出型读卡器芯片连接；其中，每一个差分输出型读卡器芯片具有第一天线信号输出引脚、第二天线信号输出引脚及天线信号输入引脚；所述第一天线信号输出引脚与第一天线单元连接；所述第二天线信号输出引脚与第二天线单元连接；所述天线信号输入引脚分别与所述第一天线单元及第二天线单元连接。 

本实用新型实施例提供的智能卡读写设备中，采用了差分输出型读卡器芯片，由于该芯片上的两个天线信号输出引脚可由微控制器控制而分时独立工作，因此，每个天线信号输出引脚能连接一个天线单元，实现了在一段时间内用一个天线单元进行读卡操作，在另一段时间内用另一个天线单元进行读卡操作，从而解决了现有技术在设置两个天线单元时，必须对应每一个天线单元都设置一个读卡器芯片，导致智能卡读写设备成本增加的问题。且当天线单元的数量增加时，由于每个读卡器芯片可连接两个天线单元，相对于现有技术，显著减小了智能卡读写设备成本的增加幅度。 

附图说明

为了更清楚地说明本实用新型实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本实用新型的一些实施例，对于本领域普通技术人员来讲， 在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。 

图1为现有技术中连接有两个天线单元的非接触式智能卡读写设备的电路结构示意图； 

图2A为本实用新型实施例1提供的连接有两个天线单元的智能卡读写设备的一种电路结构示意图； 

图2B为本实用新型实施例1提供的连接有两个天线单元的智能卡读写设备的另一种电路结构示意图； 

图3为本实用新型实施例1提供的匹配电路的电路图； 

图4为本实用新型实施例2提供的连接有两个天线单元的智能卡读写设备的一种电路结构示意图； 

图5为本实用新型实施例2提供的天线单元的结构示意图； 

图6为本实用新型实施例2提供的连接有两个天线单元的智能卡读写设备的另一种电路结构示意图。 

具体实施方式

下面将结合本实用新型实施例中的附图，对本实用新型实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本实用新型一部分实施例，而不是全部的实施例。基于本实用新型中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本实用新型保护的范围。 

实施例1 

本实施例提供一种智能卡读写设备，如图2A所示，该设备包括：微控制器21、至少一个差分输出型读卡器芯片。图中仅示出了差分输出型读卡器芯片为一个时的情形，微控制器可以连接两个以上的差分输出型读卡器芯片，连接差分输出型读卡器芯片的个数与微控制器中SPI(Serial Peripheral Interface，串行外设接口)总线的条数有关。 

所述微控制器21与所述至少一个差分输出型读卡器芯片连接，对所述至少一个差分输出型读卡器芯片进行控制，以使所述至少一个差分输出型读卡器芯 片能在指定的时间、以指定的方式工作。 

所述至少一个差分输出型读卡器芯片中每一个差分输出型读卡器芯片的结构及与其相连的电路结构都与图2所示的差分输出型读卡器芯片22相同，因此以图2所示的一个差分输出型读卡器芯片22为例，详细介绍与微控制器连接的差分输出型读卡器芯片结构及其周边电路的结构。 

图2所示的差分输出型读卡器芯片22(例如：飞利浦公司生产的RC500系列芯片)具有第一天线信号输出引脚TX1、第二天线信号输出引脚TX2及天线信号输入引脚。而且，差分输出型读卡器芯片22可以通过在微控制器中编制程序以设置读卡器芯片中的状态寄存器，来控制两个天线信号输出引脚的工作方式。例如RC531型读卡器芯片就可以通过设置状态寄存器TxContol的第7位Tx1RFEn为1或为0，以使第一天线信号输出引脚TX1输出信号或禁止输出信号，通过设置状态寄存器TxContol的第8位Tx2RFEn为1或为0，以使第二天线信号输出引脚TX2输出信号或禁止输出信号。 

因此，两个天线信号输出引脚可以不同时输出信号，即在第一天线信号输出引脚TX1输出信号时，第二天线信号输出引脚TX2不输出信号，而在第二天线信号输出引脚TX2输出信号时，第一天线信号输出引脚TX1不输出信号。利用差分输出型读卡器芯片这个特点可以使两个天线信号输出引脚各自控制一个天线单元，从而实现了在增加天线单元的数量时，读卡器芯片的使用量不会大幅增加的目的。下面介绍用两个天线信号输出引脚各自控制一个天线单元的电路实现方式。 

上述的智能卡读写设备中差分输出型读卡器芯片22的第一天线信号输出引脚TX1与第一天线单元25连接；第二天线信号输出引脚TX2与第二天线单元26连接；天线信号输入引脚RX与所述第一天线单元25及所述第二天线单元26连接。 

本实施例提供的智能卡读写设备中，采用了差分输出型读卡器芯片，由于该芯片上的两个天线信号输出引脚可由微控制器控制而分时独立工作，因此，每个天线信号输出引脚能连接一个天线单元，实现了在一段时间内用一个天线单元进行读卡操作，在另一段时间内用另一个天线单元进行读卡操作，从而解 决了现有技术在设置两个天线单元时，必须对应每一个天线单元都设置一个读卡器芯片，导致智能卡读写设备成本增加的问题。且当天线单元的数量增加时，由于每个读卡器芯片可连接两个天线单元，相对于现有技术，显著减小了智能卡读写设备成本的增加幅度。 

当天线单元的输入/输出信号与差分输出型读卡器芯片上天线信号引脚(TX1、TX2及RX)所需的信号不匹配时，可以采用具有图2B所示结构的智能卡读写设备，图2B所示的智能卡读写设备在图2A所示的智能卡读写设备的基础上增加了第一匹配电路23和第二匹配电路24。图2B中与图2A中相同的模块使用了相同的附图标记。 

图2B所示的智能卡读写设备中差分输出型读卡器芯片22的第一天线信号输出引脚TX1通过第一匹配电路23与第一天线单元25连接；第二天线信号输出引脚TX2通过第二匹配电路24与第二天线单元26连接；天线信号输入引脚RX与所述第一匹配电路23及所述第二匹配电路24连接。 

匹配电路用于将差分输出型读卡器芯片22上通过两个天线信号输出引脚(TX1、TX2)输出的信号，转换为与天线单元的输入端相匹配的信号，或者将天线单元上采集的信号转换为与差分输出型读卡器芯片22的天线信号输入引脚RX相匹配的信号，然后，差分输出型读卡器芯片22通过天线信号输入引脚RX接收该信号。该匹配电路可由本领域技术人员根据所选用的差分输出型读卡器芯片的型号以及天线的类型进行选择。 

所述差分输出型读卡器芯片22的天线信号输入引脚RX与所述第一匹配电路23及所述第二匹配电路24连接，以接收分别由两个天线单元采集到的信号。 

上述的智能卡读写设备中匹配电路可具有图3所示的结构，第一匹配电路及第二匹配电路可具有相同的结构。 

匹配电路包括：低通滤波器31、第一电容C1、第二电容C2及第三电容C3；所述第一电容C1与所述第二电容C2并联构成并联支路，该并联支路的一端连接低通滤波器31的输出端312；并联支路的另一端连接第三电容C3的一端及第二端子P2，该第二端子P2用于在智能卡读写设备中连接天线单元。 

所述第三电容的另一端连接第三端子P3，该第三端子P3用于在智能卡读写 设备中连接差分输出型读卡器芯片的天线信号输入引脚。 

所述低通滤波器31的输入端311连接第一端子P1，该第一端子P1用于在智能卡读写设备中连接差分输出型读卡器芯片的天线信号输出引脚。 

所述低通滤波器31可以为图3所示的Γ型LC低通滤波器，以达到更好的滤波效果，或是其它类型的低通滤波器。 

该低通滤波器31包括：电感L1、电容Cd1及电容Cd2，电容Cd1与电容Cd2并联形成并联支路，该并联支路的一端接地，另一端与电感L1的一端连接作为该第一低通滤波器31的输出端312，电感L1的另一端作为该第一低通滤波器31的输入端311。 

当然，匹配电路的结构并不限于图3所示，可根据所选用差分输出型读卡器芯片及天线单元的型号及智能卡读写设备的工作环境来设计。 

实施例2 

本实施例提供一种智能卡读写设备，如图4所示，该设备是在图2B所示的智能卡读写设备的基础上改进得来的。 

图4所示的智能卡读写设备包括微控制器41及差分输出型读卡器芯片42；差分输出型读卡器芯片42具有第一天线信号输出引脚TX1、第二天线信号输出引脚TX2及天线信号输入引脚RX；第一天线信号输出引脚TX1通过第一匹配电路43与第一天线单元45连接；第二天线信号输出引脚TX2通过第二匹配电路44与第二天线单元46连接；天线信号输入引脚RX通过接收电路47与第一匹配电路43及第二匹配电路44连接。 

图4所示的智能卡读写设备在图2所示的智能卡读写设备的基础上增加了接收电路47，所述接收电路47可包括：依次串联的第一电阻R1、第二电阻R2及抗干扰电容Ci；所述读卡器芯片42的天线信号输入引脚RX连接在所述第一电阻R1及所述第二电阻R2之间；所述第一电阻R1未连接所述第二电阻R2的一端分别与所述第一匹配电路43及所述第二匹配电路44连接。 

由于读卡器芯片42的天线信号输入引脚RX分别与所述第一匹配电路43及所述第二匹配电路44连接。当一个天线单元进行读卡操作时，天线单元产生的高频信号会通过一个匹配电路耦合到另一个匹配电路，导致天线信号输入引脚 RX收到的高频信号发生衰减，严重的会导致微控制器41上出现读卡失败的现象。 

通过设置接收电路，可增加两个匹配电路之间的隔离度，防止上述耦合对接收到信号产生的影响，从而避免由此产生的读卡失败的现象，当然接收电路中各器件的参数可具体根据读卡器芯片的型号及匹配电路的构成来设定。 

本实施例提供的智能卡读写设备中的天线单元可以具有如图5所示的结构。第一天线单元和第二天线单元可具有相同的结构，当然，实施例1的智能卡读写设备中的第一天线单元及第二天线单元也可具有图5所示的结构。 

天线单元包括：同轴线接头51及与所述同轴线接头51的输出端512连接的天线52；所述第一同轴线接头的输入端511为天线单元的输入端，用于在智能卡读写设备中连接匹配电路。 

由于与天线直接相连的是同轴线，同轴线无法与电路中的互连线直接连接，因此需要在同轴线与互连线之间增加一个同轴线接头，以满足同轴线与互连线连接的需求。该同轴线接头可选用现有的BNC2-M2型器件。 

当然，天线单元并不限于图5所示的结构，也可具有本领域技术人员所知的其它能发射和接收射频信号的电路结构。 

图6示出了将图3所示的匹配电路及图5所示的天线单元应用至图4所示智能卡读写设备时，获得的一种智能卡读写设备的电路结构。 

如图6所示，智能卡读写设备包括微控制器61及差分输出型读卡器芯片62；差分输出型读卡器芯片62具有第一天线信号输出引脚TX1、第二天线信号输出引脚TX2及天线信号输入引脚RX；第一天线信号输出引脚TX1通过第一匹配电路63与第一天线单元65连接；第二天线信号输出引脚TX2通过第二匹配电路64与第二天线单元66连接；天线信号输入引脚RX通过接收电路67与第一匹配电路63及第二匹配电路64连接。 

其中，第一匹配电路63包括：第一低通滤波器631、第一电容C1、第二电容C2及第三电容C3；所述第一电容C1与所述第二电容C2并联构成第一并联支路，所述第一并联支路的一端634连接所述第一低通滤波器631的输出端633；所述第一并联支路的另一端635连接所述第三电容C3的一端及第一天线单元65；所述第三电容C3的另一端636通过接收电路67连接天线信号输入引脚RX； 所述第一低通滤波器631的输入端632与所述第一天线信号输出引脚TX1连接。 

所述第二匹配电路64可包括：第二低通滤波器641、第四电容C4、第五电容C5及第六电容C6；所述第四电容C4与所述第五电容C5并联构成第二并联支路，所述第二并联支路的一端644连接所述第二低通滤波器641的输出端643；所述第二并联支路的另一端645连接所述第六电容C6的一端及第二天线单元66；所述第六电容C6的另一端646通过接收电路67连接天线信号输入引脚RX；所述第二低通滤波器641的输入端642与所述第二天线信号输出引脚TX2连接。 

当图6所示的智能卡读写设备中未设置上述接收电路67时，所述差分输出型读卡器芯片62的天线信号输入引脚RX直接与第三电容C3的另一端636及第六电容C6的另一端646连接。 

图6所示的智能卡读写设备中设置有接收电路67，所述读卡器芯片62的天线信号输入引脚RX连接在所述第一电阻R1及所述第二电阻R2之间，所述第一电阻R1未连接所述第二电阻R2的一端与第三电容C3的另一端636及第六电容C6的另一端646连接。 

第一及第二匹配电路中各器件的参数可根据读卡器芯片的型号及天线的类型进行适当选择。 

上述第一及第二匹配电路中包含的低通滤波器可以是本领域技术人员所知的任意一种低通滤波器，当采用图3所示的匹配电路时，低通滤波器优选为Γ型LC低通滤波器，以达到更好的滤波效果。 

第一低通滤波器631包括：电感L1、电容Cd1及电容Cd2，电容Cd1与电容Cd2并联形成并联支路，该并联支路的一端接地，另一端与电感L1的一端连接作为该第一低通滤波器631的输出端633，电感L1的另一端作为该第一低通滤波器631的输入端632。 

第二低通滤波器641与第一低通滤波器631的结构相同，包括：电感L2、电容Cd3及电容Cd4，电容Cd3与电容Cd4并联形成并联支路，该并联支路的一端接地，另一端与电感L2的一端连接作为该第二低通滤波器641的输出端643，电感L2的另一端作为该第二低通滤波器641的输入端642。 

当然，低通滤波器中各器件参数可根据读卡器芯片的型号、天线的类型及 设备整体的性能需求来选择。 

所述第一天线单元65可包括：第一同轴线接头651及与所述第一同轴线接头651的输出端652连接的第一天线654；所述第二天线单元66可包括：第二同轴线接头661及与所述第二同轴线接头661的输出端662连接的第二天线664；所述第一匹配电路63与所述第一同轴线接头651的输入端653连接，所述第二匹配电路64与所述第二同轴线接头661的输入端663连接。 

当采用图3所示的包括低通滤波器的匹配电路时，所述第一同轴线接头651的输入端653与所述第一匹配电路63中第一并联支路的另一端635连接；所述第二同轴线接头661的输入端663与所述第二匹配电路64中第二并联支路的另一端645连接。 

需要说明的是：差分输出型读卡器芯片上除了两个天线信号输出引脚(TX1、TX2)及天线信号输入引脚RX外，还包括其它的输入/输出引脚及控制引脚，这些引脚的接线及配置方法因读卡器芯片型号的不同而有差别，可具体参考读卡器芯片的用户手册。当微控制器上连接有多个差分输出型读卡器芯片时，每个芯片都可采用图2A、图2B或图4所示的结构连接天线单元。 

本实施例提供的智能卡读写设备中，采用了差分输出型读卡器芯片，由于该芯片上的两个天线信号输出引脚可由微控制器控制而分时独立工作，因此，每个天线信号输出引脚能连接一个天线单元，实现了在一段时间内用一个天线单元进行读卡操作，在另一段时间内用另一个天线单元进行读卡操作，从而解决了现有技术在设置两个天线单元时，必须对应每一个天线单元都设置一个读卡器芯片，导致智能卡读写设备成本增加的问题。且当天线单元的数量增加时，由于每个读卡器芯片可连接两个天线单元，相对于现有技术，显著减小了智能卡读写设备成本的增加幅度。 

另外，本实施例提供的智能卡读写设备还在差分输出型读卡器芯片的天线信号输入引脚及匹配电路间设置了接收电路，可防止高频信号耦合导致的天线信号输入引脚收到的高频信号发生衰减，以至于读卡失败的问题。 

本实用新型主要应用于通信、金融财务、社会保险、交通旅游、医疗卫生、政府行政、商品零售、休闲娱乐、学校管理等领域。 

以上所述，仅为本实用新型的具体实施方式，但本实用新型的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本实用新型揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本实用新型的保护范围之内。因此，本实用新型的保护范围应以所述权利要求的保护范围为准。 

Claims (10)

1.一种智能卡读写设备，包括：微控制器、至少一个差分输出型读卡器芯片；所述微控制器与每一个差分输出型读卡器芯片连接；其特征在于，

每一个差分输出型读卡器芯片具有第一天线信号输出引脚、第二天线信号输出引脚及天线信号输入引脚；

所述第一天线信号输出引脚与第一天线单元连接；

所述第二天线信号输出引脚与第二天线单元连接；

所述天线信号输入引脚分别与所述第一天线单元及第二天线单元连接。

2.根据权利要求1所述的智能卡读写设备，其特征在于，还包括第一匹配电路和第二匹配电路；

所述第一天线信号输出引脚通过第一匹配电路与第一天线单元连接；

所述第二天线信号输出引脚通过第二匹配电路与第二天线单元连接；

所述天线信号输入引脚与所述第一匹配电路及所述第二匹配电路连接。

3.根据权利要求2所述的智能卡读写设备，其特征在于，

所述天线信号输入引脚通过接收电路与所述第一匹配电路及所述第二匹配电路连接。

4.根据权利要求3所述的智能卡读写设备，其特征在于，所述接收电路包括：

依次串联的第一电阻、第二电阻及抗干扰电容；

所述天线信号输入引脚连接在所述第一电阻及所述第二电阻之间；

所述第一电阻未连接所述第二电阻的一端与所述第一匹配电路及所述第二匹配电路连接。

5.根据权利要求2～4任一项所述的智能卡读写设备，其特征在于，所述第一匹配电路包括：第一低通滤波器、第一电容、第二电容及第三电容；所述第一电容与所述第二电容并联构成第一并联支路，所述第一并联支路的一端连接所述第一低通滤波器的输出端；所述第一并联支路的另一端连接所述第三电容的一端及所述第一天线单元；

所述第三电容的另一端通过接收电路连接所述天线信号输入引脚；

所述第一低通滤波器的输入端与所述第一天线信号输出引脚连接。 

6.根据权利要求5所述的智能卡读写设备，其特征在于，所述第一低通滤波器为Γ型LC低通滤波器。

7.根据权利要求2～4任一项所述的智能卡读写设备，其特征在于，所述第二匹配电路包括：第二低通滤波器、第四电容、第五电容及第六电容；所述第四电容与所述第五电容并联构成第二并联支路，所述第二并联支路的一端连接所述第二低通滤波器的输出端；所述第二并联支路的另一端连接所述第六电容的一端及所述第二天线单元；

所述第六电容的另一端通过接收电路连接所述天线信号输入引脚；

所述第二低通滤波器输入端与所述第二天线信号输出引脚连接。

8.根据权利要求7所述的智能卡读写设备，其特征在于，所述第二低通滤波器为Γ型LC低通滤波器。

9.根据权利要求2～4任一项所述的智能卡读写设备，其特征在于，所述第一天线单元包括：第一同轴线接头及与所述第一同轴线接头的输出端连接的第一天线；所述第一匹配电路与所述第一同轴线接头的输入端连接。

10.根据权利要求2～4任一项所述的智能卡读写设备，其特征在于，所述第二天线单元包括：第二同轴线接头及与所述第二同轴线接头的输出端连接的第二天线；所述第二匹配电路与所述第二同轴线接头的输入端连接。 

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