CN202696739U

CN202696739U - 一种高清低功耗嵌入式视频服务器

Info

Publication number: CN202696739U
Application number: CN 201220211381
Authority: CN
Inventors: 程德强; 范一武; 赵国; 唐金
Original assignee: China University of Mining and Technology CUMT
Current assignee: China University of Mining and Technology CUMT
Priority date: 2012-05-11
Filing date: 2012-05-11
Publication date: 2013-01-23
Anticipated expiration: 2022-05-11

Abstract

一种高清低功耗嵌入式视频服务器，它涉及监控系统中数字系统传输设备；它的高清视频输入端(1)的一端与高清视频解码芯片电路(2)的一端相连，高清视频解码芯片电路(2)的另一端与FPGA芯片电路(3)的一端相连，FPGA芯片电路(3)的另一端分别与双核处理器(4)、高清视频编码芯片电路(10)的一端连接，双核处理器(4)的另一端分别与电源(5)、以太网RS45接口芯片(9)、RS232接口芯片(6)、RS485接口芯片(7)、存储器(8)的一端相连；它能抗电磁干扰，图像清晰，稳定性好，传输速度快，在复杂的环境下达到高清采集。

Description

一种高清低功耗嵌入式视频服务器

技术领域：

本实用新型涉及监控系统中数字系统传输设备，尤其涉及一种高清低功耗嵌入式视频服务器。

背景技术：

随着计算机软硬件技术的发展，图像处理技术也取得了同步的发展，并在生活中取得了广泛的应用。采用多媒体技术的监控系统，因其自身的优点逐渐成为现代化管理、监控、控制的手段之一。在目前市场上，厂商设计的嵌入式视频服务器产品具有普片适应性，端口丰富，包括视频编/解码接口、音频编/解码接口、报警输入输出接口等大量而丰富的接口，而其在一般情况下只有少部分才能用到，这就使得嵌入式视频服务器的功耗和成本增加。而且在矿井这种特殊的条件下，设备的接口越多出现故障的几率就会随之增加，这也就会带来更多安全隐患。嵌入式视频服务器的功耗比较大上，产生的热量就会增多，就会影响到器件的性能，而实时监控系统传送的数据量是相当大的，这就在图形显示时图像停滞的情况，监控系统所谓的实时监控就失去了作用。传统的降低功耗的方法是提高硬件的性能，然而其研发周期长，因此降低嵌入式视频服务器的功耗也成为当前一个热点和难点。

在一些复杂环境下，对图像的要求很高，因此高清视频监控系统逐步成为未来安防监控领域技术的发展方向之一。所谓的高清就是达到百万像素或720P。而高清视频监控带来的好处是显而易见的，图像清晰，细节明显，观看体验好。不过高分辨率的图像其对视频编码，解码显示，网络传输提出了更高的要求。传统的高清监控系统中在高清视频图像的处理上存在投入成本高，而且其考虑的只是在一般环境下高清图像采集，而不适合煤矿矿井下这种特殊复杂环境下高清图像的采集。传统的视频采集到显示流程是：首先摄像机进行图像采集，然后模数转换，在通过视频压缩，在通过核心单元进行处理，在视频解码到显示。

实用新型内容：

本实用新型的目的是提供一种高清低功耗嵌入式视频服务器，它能抗电磁干扰，图像清晰，稳定性好，传输速度快，在复杂的环境下达到高清采集。

为了解决背景技术所存在的问题，本实用新型是采用如下技术方案：它包含高清视频输入端1、高清视频解码芯片电路2、FPGA芯片电路3、双核处理器4、电源5、RS232接口芯片6、RS485接口芯片7、存储器8、以太网RS45接口芯片9、高清视频编码芯片电路10、高清视频输出端11；高清视频输入端1的一端与高清视频解码芯片电路2的一端相连，高清视频解码芯片电路2的另一端与FPGA芯片电路3的一端相连，FPGA芯片电路3的另一端分别与双核处理器4、高清视频编码芯片电路10的一端连接，双核处理器4的另一端分别与电源5、以太网RS45接口芯片9、RS232接口芯片6、RS485接口芯片7、存储器8的一端相连，高清视频编码芯片电路10的另一端与高清视频输出端11的一端连接。

本实用新型以Davinci系列的DM6467T多媒体处理器与FPGA为主要硬件平台框架，软件以嵌入Linux为系统，使系统具备处理复杂多媒体各类压缩要求，基于对嵌入式系统中软件的优化，提出一种对指令进行重新排序的算法，以降低系统功耗，还利用DM6467T嵌入式处理器中的多数据存储区域的特性，实现数据的并行处理，通过对指令的排序，减少指令的执行周期，从而达到降低功耗的目的，还剔除了传统的音频接口，报警输入输出接口，从而再次降低了总功耗；图像的采集使用的是数字高清百万摄像机，数字摄像机采用的是数字信号传输，它将光信号转化为数字信号，并且其在抗电磁干扰性、逐行扫描、画面分辨率方面都拥有传统模拟摄像机所不能比拟的优势。

本实用新型能抗电磁干扰，图像清晰，稳定性好，传输速度快，在复杂的环境下达到高清采集。

附图说明：

图1为本实用新型的结构示意图；

图2为本实用新型中高清视频解码芯片电路2的结构示意图；

图3为本实用新型中高清视频编码芯片电路10的结构示意图；

图4为本实用新型中FPGA芯片电路3的结构示意图。

具体实施方式：

参看图1本具体实施方式如下：它包含高清视频输入端1、高清视频解码芯片电路2、FPGA芯片电路3、双核处理器4、电源5、RS232接口芯片6、RS485芯片接口7、存储器8、以太网RS45接口芯片9、高清视频编码芯片电路10、高清视频输出端11；高清视频输入端1的一端与高清视频解码芯片电路2的一端相连，高清视频解码芯片电路2的另一端与FPGA芯片电路3的一端相连，FPGA芯片电路3的另一端分别与双核处理器4、高清视频编码芯片电路10的一端连接，双核处理器4的另一端分别与电源5、以太网RS45接口芯片9、RS232接口芯片6、RS485接口芯片7、存储器8的一端相连，高清视频编码芯片电路10的另一端与高清视频输出端11的一端连接。

参看图2所述的高清视频解码芯片电路2包含解码芯片U37、电容C1-C4、电阻R1-R2、石黄晶体振荡器X1、电感器L1；解码芯片U37的96脚分别与电容C1、电容C2、电感器L1的一端相连，电感器L1的另一端接3.3V的电源，电容C1的另一端分别与电容C2的另一端、电容C3的一端、电容C4的一端相连且接地，解码芯片U37的94脚分别与石黄晶体振荡器X1的一端、电阻R1的一端、电容C3的另一端相连，解码芯片U37的95脚分别与石黄晶体振荡器X1的另一端、电阻R1的另一端、电容C4的另一端相连，解码芯片U37的99脚与电阻R2的一端相连，电阻R2的另一端接地，解码芯片U37的105脚接地。

所述的解码芯片U37采用的型号为SII9125。

参看图3所述的高清视频编码芯片电路10包含变压器U1-U4、电阻R4-R14、保险丝F1、电容C6-C9、编码芯片U40、接口J22；编码芯片U40的27脚与电阻R4的一端连接，编码芯片U40的40脚分别与电容C6的一端、变压器U1的1脚相连，电容C6的另一端与电阻R5的一端相连，编码芯片U40的39脚分别与电阻R5的另一端、变压器U1的3脚相连，编码芯片U40的37脚分别电容C7的一端、变压器U2的1脚相连，电容C7的另一端与电阻R6的一端相连，编码芯片U40的36脚分别与电阻R6的另一端、变压器U2的3脚相连，编码芯片U40的34脚分别与电容C9的一端、变压器U3的1脚相连，电容C9的另一端与电阻R8的一端相连，编码芯片U40的33脚分别与电阻R8的另一端、变压器U3的3脚相连，编码芯片U40的31脚分别与电容C8的一端、变压器U4的1脚相连，电容C8的另一端与电阻R7的一端相连，编码芯片U40的46脚与电阻R9的一端相连，电阻R9的另一端分别与电阻R14的一端、接口J22的15脚相连，编码芯片U40的47脚与电阻R10的一端相连，电阻R10的另一端分别与电阻R13的一端、接口J22的16脚相连，电阻R13的另一端与电阻R14的另一端相连且接5V电源，编码芯片U40的45脚接5V电源，编码芯片U40的51脚与电阻R11的一端相连，编码芯片U40的24脚与电阻R12的一端相连，电阻R12的另一端接地，编码芯片U40的50脚与52脚连接且接地，接口J22的1脚与变压器U1的2脚相连，接口J22的3脚与变压器U1的4脚相连，接口J22的4脚与变压器U2的2脚相连，接口J22的6脚与变压器U2的4脚相连，接口J22的7脚与变压器U3的2脚相连，接口J22的9脚与变压器U3的4脚相连，接口J22的10脚与变压器U4的2脚相连，接口J22的12脚与变压器U4的4脚相连，接口J22的18脚与保险丝F1的一端相连，保险丝F1的另一端接5V电源，接口J22的2脚、5脚、11脚、17脚相连且接地。

所述的编码芯片U40采用的型号为SII9134。

参看图4所述的FPGA芯片电路3包含处理芯片U28-U29、电阻R16-R31、接口J11；处理芯片U28的1脚与电阻R16的一端，处理芯片U28的4脚与电阻R17的一端相连，电阻R17的另一端与电阻R16的另一端相连且接地，处理芯片U28的5脚分别与电阻R23的一端、电阻R22的一端相连，电阻R23的另一端接3.3V的电源，电阻R22的另一端接地，处理芯片U28的6脚分别与电阻R21的一端、电阻R20的一端相连，电阻R21的另一端接3.3V电源，电阻R20的另一端接地，处理芯片U28的7脚分别与电阻R19的一端、电阻R18的一端相连，电阻R19的另一端接3.3V的电源，电阻R18的另一端接地，处理芯片U28的10脚与处理芯片U29的D0端相连，处理芯片U28的13脚与处理芯片U29的12脚相连，处理芯片U28的14脚分别与处理芯片U29的13脚、电阻R31的一端相连，电阻R31的另一端分别与电阻R25的一端、电阻R24的一端相连且接3.3V的电源，处理芯片U28的15脚分别与电阻R25的另一端、处理芯片U29的11脚相连，处理芯片U28的16脚分别与电阻R24的另一端、处理芯片U29的6脚相连，处理芯片U28的17脚分别与处理芯片U29的21脚、接口J11的4脚相连，处理芯片U28的18脚分别与处理芯片U29的20脚、接口J11的6脚相连，处理芯片U28的19脚与接口J11的8脚相连，处理芯片U28的20脚与处理芯片U29的22脚相连，处理芯片U29的25脚与电阻R26的一端相连，电阻R26的另一端接地，处理芯片U29的26脚分别与电阻R28的一端、电阻R27的一端相连，电阻R28的另一端接3.3V的电源，电阻R27的另一端接地，处理芯片U29的27脚分别与电阻R30的一端、电阻R29的一端相连，电阻R30的另一端接3.3的电源，电阻R29的另一端接地，处理芯片U29的19脚与接口J11的10脚相连，接口J11的1脚、3脚、5脚、7脚、9脚、11脚、13脚相连且接地。

所述的双核处理器4与FPGA芯片电路3为主要平台框架。

本具体实施方式以Davinci系列的DM6467T多媒体处理器与FPGA为主要硬件平台框架，软件以嵌入Linux为系统，使系统具备处理复杂多媒体各类压缩要求，基于对嵌入式系统中软件的优化，提出一种对指令进行重新排序的算法，以降低系统功耗，还利用DM6467T嵌入式处理器中的多数据存储区域的特性，实现数据的并行处理，通过对指令的排序，减少指令的执行周期，从而达到降低功耗的目的，还剔除了传统的音频接口，报警输入输出接口，从而再次降低了总功耗；图像的采集使用的是数字高清百万摄像机，数字摄像机采用的是数字信号传输，它将光信号转化为数字信号，并且其在抗电磁干扰性、逐行扫描、画面分辨率方面都拥有传统模拟摄像机所不能比拟的优势。

本具体实施方式能抗电磁干扰，图像清晰，稳定性好，传输速度快，在复杂的环境下达到高清采集。

Claims

1.一种高清低功耗嵌入式视频服务器，其特征在于它包含高清视频输入端(1)、高清视频解码芯片电路(2)、FPGA芯片电路(3)、双核处理器(4)、电源(5)、RS232接口芯片(6)、RS485接口芯片(7)、存储器(8)、以太网RS45接口芯片(9)、高清视频编码芯片电路(10)、高清视频输出端(11)；高清视频输入端(1)的一端与高清视频解码芯片电路(2)的一端相连，高清视频解码芯片电路(2)的另一端与FPGA芯片电路(3)的一端相连，FPGA芯片电路(3)的另一端分别与双核处理器(4)、高清视频编码芯片电路(10)的一端连接，双核处理器(4)的另一端分别与电源(5)、以太网RS45接口芯片(9)、RS232接口芯片(6)、RS485接口芯片(7)、存储器(8)的一端相连，高清视频编码芯片电路(10)的另一端与高清视频输出端(11)的一端连接。

2.根据权利要求1所述的一种高清低功耗嵌入式视频服务器，其特征在于所述的高清视频解码芯片电路(2)包含解码芯片(U37)、电容一-电容四(C1-C4)、电阻一-电阻二(R1-R2)、石黄晶体振荡器(X1)、电感器(L1)；解码芯片(U37)的96脚分别与电容一(C1)、电容二(C2)、电感器(L1)的一端相连，电感器(L1)的另一端接3.3V的电源，电容一(C1)的另一端分别与电容二(C2)的另一端、电容三(C3)的一端、电容四(C4)的一端相连且接地，解码芯片(U37)的94脚分别与石黄晶体振荡器(X1)的一端、电阻一(R1)的一端、电容三(C3)的另一端相连，解码芯片(U37)的95脚分别与石黄晶体振荡器(X1)的另一端、电阻一(R1)的另一端、电容四(C4)的另一端相连，解码芯片(U37)的99脚与电阻二(R2)的一端相连，电阻二(R2)的另一端接地，解码芯片(U37)的105脚接地。

3.根据权利要求1所述的一种高清低功耗嵌入式视频服务器，其特征在于所述的高清视频解码芯片电路(10)包含变压器一-变压器四(U1-U4)、电阻四-电阻十四(R4-R14)、保险丝(F1)、电容六-电容九(C6-C9)、编码芯片(U40)、接口二(J22)；编码芯片(U40)的27脚与电阻(R4)的一端连接，编码芯片(U40)的40脚分别与电容六(C6)的一端、变压器一(U1)的1脚相连，电容六(C6)的另一端与电阻五(R5)的一端相连，编码芯片(U40)的39脚分别与电阻五(R5)的另一端、变压器一(U1)的3脚相连，编码芯片(U40)的37脚分别电容七(C7)的一端、变压器二(U2)的1脚相连，电容七(C7)的另一端与电阻六(R6)的一端相连，编码芯片(U40)的36脚分别与电阻六(R6)的另一端、变压器二(U2)的3脚相连，编码芯片(U40)的34脚分别与电容九(C9)的一端、变压器三(U3)的1脚相连，电容九(C9)的另一端与电阻八(R8)的一端相连，编码芯片(U40)的33脚分别与电阻八(R8)的另一端、变压器三(U3)的3脚相连，编码芯片(U40)的31脚分别与电容八(C8)的一端、变压器四(U4)的1脚相连，电容八(C8)的另一端与电阻七(R7)的一端相连，编码芯片(U40)的46脚与电阻九(R9)的一端相连，电阻九(R9)的另一端分别与电阻十四(R14)的一端、接口二(J22)的15脚相连，编码芯片(U40)的47脚与电阻十(R10)的一端相连，电阻十(R10)的另一端分别与电阻十三(R13)的一端、接口二(J22)的16脚相连，电阻十三(R13)的另一端与电阻十四(R14)的另一端相连且接5V电源，编码芯片(U40)的45脚接5V电源，编码芯片(U40)的51脚与电阻十一(R11)的一端相连，编码芯片(U40)的24脚与电阻十二(R12)的一端相连，电阻十二(R12)的另一端接地，编码芯片(U40)的50脚与52脚连接且接地，接口二(J22)的1脚与变压器一(U1)的2脚相连，接口二(J22)的3脚与变压器一(U1)的4脚相连，接口二(J22)的4脚与变压器二(U2)的2脚相连，接口二(J22)的6脚与变压器二(U2)的4脚相连，接口二(J22)的7脚与变压器三(U3)的2脚相连，接口二(J22)的9脚与变压器三(U3)的4脚相连，接口二(J22)的10脚与变压器四(U4)的2脚相连，接口二(J22)的12脚与变压器四(U4)的4脚相连，接口二(J22)的18脚与保险丝(F1)的一端相连，保险丝(F1)的另一端接5V电源，接口二(J22)的2脚、5脚、11脚、17脚相连且接地。

4.根据权利要求1所述的一种高清低功耗嵌入式视频服务器，其特征在于所述的FPGA芯片电路(3)包含处理芯片一-处理芯片二(U28-U29)、电阻十六-电阻三十一(R16-R31)、接口一(J11)；处理芯片一(U28)的1脚与电阻十六(R16)的一端，处理芯片一(U28)的4脚与电阻十七(R17)的一端相连，电阻十七(R17)的另一端与电阻十六(R16)的另一端相连且接地，处理芯片一(U28)的5脚分别与电阻二十三(R23)的一端、电阻二十二(R22)的一端相连，电阻二十三(R23)的另一端接3.3V的电源，电阻二十二(R22)的另一端接地，处理芯片一(U28)的6脚分别与电阻二十一(R21)的一端、电阻二十(R20)的一端相连，电阻二十一(R21)的另一端接3.3V电源，电阻二十(R20)的另一端接地，处理芯片一(U28)的7脚分别与电阻十九(R19)的一端、电阻十八(R18)的一端相连，电阻十九(R19)的另一端接3.3V的电源，电阻十八(R18)的另一端接地，处理芯片一(U28)的10脚与处理芯片二(U29)的D0端相连，处理芯片一(U28)的13脚与处理芯片二(U29)的12脚相连，处理芯片一(U28)的14脚分别与处理芯片二(U29)的13脚、电阻三十一(R31)的一端相连，电阻三十一(R31)的另一端分别与电阻二十五(R25)的一端、电阻二十四(R24)的一端相连且接3.3V的电源，处理芯片一(U28)的15脚分别与电阻二十五(R25)的另一端、处理芯片二(U29)的11脚相连，处理芯片一(U28)的16脚分别与电阻二十四(R24)的另一端、处理芯片二(U29)的6脚相连，处理芯片一(U28)的17脚分别与处理芯片二(U29)的21脚、接口一(J11)的4脚相连，处理芯片一(U28)的18脚分别与处理芯片二(U29)的20脚、接口一(J11)的6脚相连，处理芯片一(U28)的19脚与接口一(J11)的8脚相连，处理芯片一(U28)的20脚与处理芯片二(U29)的22脚相连，处理芯片二(U29)的25脚与电阻二十六(R26)的一端相连，电阻二十六(R26)的另一端接地，处理芯片二(U29)的26脚分别与电阻二十八(R28)的一端、电阻二十七(R27)的一端相连，电阻二十八(R28)的另一端接3.3V的电源，电阻二十七(R27)的另一端接地，处理芯片二(U29)的27脚分别与电阻三十(R30)的一端、电阻二十九(R29)的一端相连，电阻三十(R30)的另一端接3.3的电源，电阻二十九(R29)的另一端接地，处理芯片二(U29)的19脚与接口一(J11)的10脚相连，接口一(J11)的1脚、3脚、5脚、7脚、9脚、11脚、13脚相连且接地。