CN202495962U - 一种万兆网络接收加速设备 - Google Patents
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Abstract
本实用新型提供了一种万兆网络接收加速设备。包括物理和链路层协议处理单元，网络层预处理单元，PCIE控制器和发包控制单元，还包括TCP流排序处理单元，多线程分流单元。本实用新型可有效实现万兆网络环境下的线速捕包，此方案可用于高带宽网络环境下的实时监控、协议分析等应用领域。
Description
技术领域
本实用新型涉及网络信息处理领域，具体涉及一种万兆网络接收加速设备。
背景技术
高速网络协议处理中，主机通过缓存报文并利用网络协议尤其是TCP协议进行报文处理时，由于多次内存拷贝操作等原因导致协议处理延迟很大，造成网络接入端丢包，进而影响整个系统的收包速率。
由于网络传输过程中需要对网络协议进行分析处理，而此处理有一定的延迟，可能会导致缓存网络报文的缓冲区出现溢出情况，即丢包。
申请号200610112468.5实用新型公开了一种通过改变TCP应答方式，减少时间延迟的方法实现网络加速的方法。但是在高带宽环境下依然无法改变网卡的处理速度。
发明内容
本实用新型的目的在于解决以上缺点，将TCP协议处理过程中的报文排序移植到可重构器件中实现，可有效避免主机对报文的频繁操作，卸载CPU的负担，实现网络的加速。
一种万兆网络接收加速设备，包括物理和链路层协议处理单元，网络层预处理单元，PCIE控制器和发包控制单元，还包括TCP流排序处理单元，多线程分流单元。
本实用新型的第一种优选技术方案在于：所述TCP流排序处理单元根据网络层预处理单元筛选出的TCP流信息对已缓存的报文进行同一TCP流的乱序判断，对顺序的TCP流直接输出，对乱序的TCP流则进行重排序，然后将排序后的报文输出。
本实用新型的第二种优选技术方案在于所述多线程分流单元将收到的顺序TCP流根据应用的配置通过PCIE接口分配给主机的多个线程。
本实用新型的第三种优选技术方案在于所述网络层预处理单元将正确的IP报文中的有效头信息提取供TCP流排序处理单元使用，所述有效头信息的数据结构可根据需要自行定义。
本实用新型的第四种优选技术方案在于所述TCP流排序处理单元在内存中申请空间，空间的大小取决于乱序处理的规模。
本实用新型可有效实现万兆网络环境下的线速捕包，此方案可用于高带宽网络环境下的实时监控、协议分析等应用领域。
附图说明
图1是本实用新型结构示意图
具体实施方式
图1中物理和链路层协议处理单元主要进行10GE或10GPOS网络环境下物理和链路层的协议处理，并过滤出错的网络报文和非IP报文；网络层预处理单元在利用系统上自带的内存缓存网络报文的同时提取出网络控制信息，如源目IP地址、源目IP端口、协议、双方向的序列号、编码、窗口等供后续TCP流排序处理单元使用；TCP流排序处理单元根据前面提供的IP和TCP流信息对已缓存的报文进行同一TCP流的乱序判断，并对乱序的TCP流进行恢复性排序，无论是原来顺序的还是经过流排序后恢复顺序的报文流都将提供给后续的分流处理单元进行处理；多线程分流处理单元将收到的全部是顺序TCP流的网络报文根据应用配置通过PCIE接口分配给主机的多个线程，以均衡主机CPU的收包负担；PCIE控制器利用DMA技术将网络报文直接上传到主机缓冲区，并可将来自软件下发的报文通过一级缓存和发包控制单元将报文发送出去；发包控制单元根据软件的配置，接收来自PCIE端的缓存的可发送最高达线速的网络报文。
物理和链路层协议处理单元按照标准的网络一二层协议进行处理，其原理在此不再赘述，由于本加速设备只处理IP报文，所以本单元会将出错的报文和非IP报文过滤，只将正常有效的IP报文送至后续处理单元。
IP报文到达网络层预处理单元后主要进行下述操作：
1实现与物理和链路层协议处理单元接口的交互，获取完整的IP报文；
2对IP报文头主要控制信息(源目IP地址、源目IP端口、协议、双方向的序列号、编码、窗口等)进行提取，将提取的控制信息存入与TCP流排序处理单元之间的缓存；
3对整个IP报文进行校验；
4对校验出错的报文进行丢弃处理，并对其进行统计，同时对所有正常IP报文进行统计，统计收到的IP报文数量，收到的字节数量等；
5将接收的正确的原始IP报文通过DDR2控制器写到本设备自带的DDR2内存中进行缓存。
TCP流排序处理单元从前级缓存提取出所需处理的TCP/IP报文控制信息，实现TCP层协议栈的功能，并维护TCP连接状态，对连接的乱序数据报文进行恢复性重排序，完成TCP流的序列还原，其主要操作如下所述：
1将非TCP报文信息直接通知后续多线程分流处理单元；
2将接收的TCP报文控制信息，根据自定义的数据结构存储到TCP流表，此处的TCP流表也存储于DDR2内存；
3维护TCP流表的同时，识别TCP连接是否出现乱序；
4一组流信息收集(维护)过程中或收集完后，如果发现是顺序流，则将此顺序流的所有信息直接提交给后面的多线程分流处理单元，如果发现存在乱序，则将乱序的流表信息交由内部专门进行乱序处理的单元进行乱序重排；
5内部乱序重排模块根据收到的乱序控制信息，从DDR2内存缓存中读出相应IP报文并重新缓存到另一块DDR2内存中，在往另一块DDR2内存进行缓存的过程中按照正确的顺序进行，从而实现乱序的调整；
6如果乱序的程度超过每个流预留的乱序缓冲区的大小，则将剩余的未经过重排序的报文信息告知后面的多线程分流处理单元，并打上此流中存在乱序的标记，此部分报文需要由软件进行进一步乱序重排，但其数量比例相当小，即使交由软件处理，也不会明显占用CPU；
7为方面软件，此处的乱序重排功能也可以完全禁止，TCP流排序处理单元将只实现报文信息转发的功能。
多线程分流处理单元将收到的(包括乱序重排后)顺序的TCP流和打上乱序标记的少量IP报文按照一定的规则(如端口、IP地址等)根据软件的配置进行1路至64路的分流，每个独立的流通过PCIE接口被分配到一个独立的软件线程，以均衡主机CPU的负担。
以上TCP乱序重排和多线程分流两种方式的配置，有效减轻了主机CPU的负担，可实现万兆网络环境下线速收包，进而加快了网络处理的速度。
发包控制单元仅实现网络上行方向的数据通路功能，其将软件通过PCIE接口发送的报文进行接口转换，通过1个或多个10GE或10GPOS端口将报文发送出去。
Claims (1)
1.一种万兆网络接收加速设备，包括物理和链路层协议处理单元，网络层预处理单元，PCIE控制器和发包控制单元，其特征在于：包括TCP流排序处理单元，多线程分流单元；
物理和链路层协议处理单元发送信息给网络层预处理单元，网络层预处理单元发送信息给TCP流排序处理单元，TCP流排序处理单元发送信息给多线程分流单元，多线程分流单元发送信息给PCIE控制器，PCIE控制器发送信息给发包控制单元，发包控制单元发送信息给物理和链路层协议处理单元。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN 201020687416 CN202495962U (zh) | 2010-12-17 | 2010-12-17 | 一种万兆网络接收加速设备 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN 201020687416 CN202495962U (zh) | 2010-12-17 | 2010-12-17 | 一种万兆网络接收加速设备 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN202495962U true CN202495962U (zh) | 2012-10-17 |
Family
ID=47002174
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN 201020687416 Expired - Lifetime CN202495962U (zh) | 2010-12-17 | 2010-12-17 | 一种万兆网络接收加速设备 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN202495962U (zh) |
-
2010
- 2010-12-17 CN CN 201020687416 patent/CN202495962U/zh not_active Expired - Lifetime
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Granted publication date: 20121017 |