CN202285369U - 一种Sepic斩波电路 - Google Patents
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Abstract
一种Sepic斩波电路,插座J1的1脚分别跟瓷片电容C2、瓷片电容C3、电感L2、电阻R2、瓷片电容C7、电解电容C1的负极、MOSFET管Q1的源极、电解电容C6的负极和插座J3的2脚相连作为整个电路的地端,插座J1的2脚分别跟电解电容C1的正极、瓷片电容C2的另一端、瓷片电容C3的另一端和二极管D1的正极相连,二极管D1的负极分别跟瓷片电容C4、电感L1相连,瓷片电容C4的另一端分别跟电阻R1和二极管D2的负极相连,电感L1的另一端分别跟二极管D2的正极、电阻R1的另一端、瓷片电容C5和MOSFET管Q1的漏极相连,插座J2的1、2脚相连后跟MOSFET管Q1的栅极相连,瓷片电容C5的另一端分别跟电感L2的另一端和二极管D3的正极相连,二极管D3的负极分别跟电解电容C6的正极、电阻R2的另一端、电感L3相连,电感L3的另一端分别跟瓷片电容C7的另一端和插座J3的1脚相连。
Description
技术领域
本实用新型涉及一种Sepic斩波电路,属于电子线路领域。
背景技术
Sepic斩波电路是开关电源六种基本直流-直流变换拓扑之一,而且其电路具有电源电流和负载电流均是连续的特点,有利于输入、输出滤波,并且只要输入电感足够大,则电感上的纹波电流可以小到近似直流电流,基于以上几点,该电路在直流-直流变换中运用较为广泛。但该电路通过反复的充放电来完成相关功能,不可避免的产生尖峰脉冲,而尖峰脉冲的存在极大的影响了电路的稳定性和安全性,容易损坏元器件,而且容易对电压输入设备造成影响。
发明内容
为了克服现有Sepic斩波电路电路稳定性不足,容易产生尖峰脉冲损坏相关元器件。 本实用新型提供了一种带保护电路的Sepic斩波电路,这样可以有效消除尖峰脉冲,从而确保了整个电路安全可靠得运行,及保护前端电压输入设备。
本实用新型解决其技术问题所采用的技术方案是:一种Sepic斩波电路,它包括电阻R1、R2、瓷片电容C2、C3、C4、C5、C7、电解电容C1、C6、MOSFET管Q1、电感L1、L2、L3、二极管D1、D2、D3、以及插座J1、J2、J3组成;插座J1的1脚分别跟瓷片电容C2、瓷片电容C3、电感L2、电阻R2、瓷片电容C7、电解电容C1的负极、MOSFET管Q1的源极、电解电容C6的负极和插座J3的2脚相连作为整个电路的地端,插座J1的2脚分别跟电解电容C1的正极、瓷片电容C2的另一端、瓷片电容C3的另一端和二极管D1的正极相连,二极管D1的负极分别跟瓷片电容C4、电感L1相连,瓷片电容C4的另一端分别跟电阻R1和二极管D2的负极相连,电感L1的另一端分别跟二极管D2的正极、电阻R1的另一端、瓷片电容C5和MOSFET管Q1的漏极相连,插座J2的1、2脚相连后跟MOSFET管Q1的栅极相连,瓷片电容C5的另一端分别跟电感L2的另一端和二极管D3的正极相连,二极管D3的负极分别跟电解电容C6的正极、电阻R2的另一端、电感L3相连,电感L3的另一端分别跟瓷片电容C7的另一端和插座J3的1脚相连。
本实用新型的有益效果是,利用少量器件完成简单的滤波、保护电路,且电路稳定,安全可靠。本实用新型结构简单,设计合理,使用方便。
附图说明
下面结合附图和实施例对本实用新型进一步说明。
图1是本实用新型的电路原理图。
具体实施方式
如图1所示,外部直流电通过J1输入本电路,由C1、C2和C3构成的输入滤波电路将输入的直流电进行滤波,以提高输入电源的质量;经滤波后的直流电经D1流入由L1、Q1、C5、L2和D3构成的基本Sepic斩波电路,其中D1的作用是防止电路对外部直流电压输入设备逆向放电,从而对设备造成损害;控制Q1开关的PWM波通过J2输入,当J2输入高电平时Q1处于通态,则J1-D1-L1-Q1回路和C5-J1-L2回路同时导电,L1和L2贮能,当J2输入低电平时Q1处于断态,则J1-D1-L1-C5-D3-L3-J3回路和L2-D3-L3-J3回路同时导电,此阶段J1和L1既向外供电,同时也向C5充电,C5贮存的能量在Q1处于通态时向L2转移;由C4、D2 和R1组成的尖峰脉冲吸收电路将Q1开关过程中产生的尖峰脉冲进行吸收,从而保护相关元器件不被损坏;L3、C6和C7构成输出滤波电路,以提高输出直流电的品质;R作为泄荷电阻以保护相关元器件。
本实用新型设计合理,性能安全可靠,结构简单,成本低,使用方便。
Claims (1)
1.一种Sepic斩波电路,其特征在于:它包括电阻R1、R2、瓷片电容C2、C3、C4、C5、C7、电解电容C1、C6、MOSFET管Q1、电感L1、L2、L3、二极管D1、D2、D3、以及插座J1、J2、J3组成;插座J1的1脚分别跟瓷片电容C2、瓷片电容C3、电感L2、电阻R2、瓷片电容C7、电解电容C1的负极、MOSFET管Q1的源极、电解电容C6的负极和插座J3的2脚相连作为整个电路的地端,插座J1的2脚分别跟电解电容C1的正极、瓷片电容C2的另一端、瓷片电容C3的另一端和二极管D1的正极相连,二极管D1的负极分别跟瓷片电容C4、电感L1相连,瓷片电容C4的另一端分别跟电阻R1和二极管D2的负极相连,电感L1的另一端分别跟二极管D2的正极、电阻R1的另一端、瓷片电容C5和MOSFET管Q1的漏极相连,插座J2的1、2脚相连后跟MOSFET管Q1的栅极相连,瓷片电容C5的另一端分别跟电感L2的另一端和二极管D3的正极相连,二极管D3的负极分别跟电解电容C6的正极、电阻R2的另一端、电感L3相连,电感L3的另一端分别跟瓷片电容C7的另一端和插座J3的1脚相连。
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CN107172737A (zh) * | 2016-03-07 | 2017-09-15 | 英飞凌科技股份有限公司 | 用于开关模式电源的系统和方法 |
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CN107172737B (zh) * | 2016-03-07 | 2019-03-01 | 英飞凌科技股份有限公司 | 用于开关模式电源的系统和方法 |
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GR01 | Patent grant | ||
C17 | Cessation of patent right | ||
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