CN201854382U

CN201854382U - 一种多模式机顶盒

Info

Publication number: CN201854382U
Application number: CN 201020599769
Authority: CN
Inventors: 王文明
Original assignee: Hisense Broadband Multimedia Technology Co Ltd; Guiyang Hisense Electronics Co Ltd
Current assignee: Hisense Broadband Multimedia Technology Co Ltd; Guiyang Hisense Electronics Co Ltd
Priority date: 2010-10-29
Filing date: 2010-10-29
Publication date: 2011-06-01
Anticipated expiration: 2020-10-29

Abstract

本实用新型公开了一种多模式机顶盒，包括N路高频头、与所述N路高频头一一对应连接的N路解调芯片以及解码芯片；通过所述N路解调芯片输出的N组数据流对应传输至一切换电路的N组输入端，所述切换电路根据接收到的通道选择信号选择将其中一组输入端与切换电路的输出端连通，所述切换电路的输出端连接解码芯片的数据流输入接口；所述N为大于1的自然数。本实用新型的多模式机顶盒采用数据流切换技术对不同解调芯片输出的数据流进行切换，然后输出至后续的解码芯片进行音视频信号的解码处理，从而可以将成熟的单模机顶盒设计方案应用到多模机顶盒的电路设计中，由此降低了设计难度，缩短了开发周期，降低了产品的硬件成本。

Description

一种多模式机顶盒

技术领域

本实用新型属于数字电视技术领域，具体地说，是涉及一种支持多路传输信号接入的多模式机顶盒。

背景技术

随着数字电视事业的蓬勃发展，我国已经形成了卫星、有线、地面三大数字电视传输方式的三足鼎立的局面。现有的机顶盒(即数字电视接收解码器)大多为单模机顶盒，只能接收这三种传输信号中的一种。为了满足消费者日益增长的个性化需求，迫切需要开发出能够同时接收两种甚至三种传输信号的多模式机顶盒。

在现有的多模式机顶盒设计方案中，一般需要解码芯片具备多路TS码流输入接口。比如在双模机顶盒(例如同时接收卫星信号和地面信号的双模机顶盒)的设计中，通常都是采用具备两路TS码流输入接口的解码芯片进行电路设计。这种芯片种类少，成本高，方案开发难度大。而在目前的绝大多数机顶盒中，广泛应用的解码芯片大多仅具备单路TS码流输入接口，只能接收一路TS码流并进行解码输出。因此，如何在技术成熟的单模机顶盒设计方案中，实现对多路TS码流的接收和解码处理，以降低设计难度，是本实用新型所要解决的一项主要问题。

实用新型内容

本实用新型的目的在于提供一种在采用仅具备单路数据流输入接口的解码芯片的基础上，实现对多路传输信号的接入和解码处理的多模式机顶盒，以降低硬件成本。

为了解决上述技术问题，本实用新型采用以下技术方案予以实现：

一种多模式机顶盒，包括N路高频头、与所述N路高频头一一对应连接的N路解调芯片以及解码芯片；通过所述N路解调芯片输出的N组数据流对应传输至一切换电路的N组输入端，所述切换电路根据接收到的通道选择信号选择将其中一组输入端与切换电路的输出端连通，所述切换电路的输出端连接解码芯片的数据流输入接口；所述N为大于1的自然数。

进一步的，所述数据流为TS码流，N路解调芯片用于传输TS码流的控制信号的端子和数据信号的端子分别与切换电路的N组输入端中的不同输入引脚对应连接。

又进一步的，所述解调芯片用于传输TS码流的控制信号的端子包括时钟信号端、同步信号端、数据无效信号端和数据错误信号端；其中，时钟信号端、同步信号端和数据无效信号端连接所述的切换电路，数据错误信号端直接连接所述解码芯片的数据流输入接口中的数据错误引脚。

再进一步的，所述解调芯片用于传输TS码流的数据信号的端子包括8位，其中最低位数据端通过一颗选通器件一方面连接所述的切换电路，另一方面通过另外一颗选通器件连接最高位数据端。

更进一步的，所述选通器件可以采用跳线器或者跨接电阻实现。

当所述N＝2，即所述机顶盒为双模机顶盒时，在所述切换电路中可以设置3颗八通道三态缓冲器；第一颗缓冲器的低四位输入通道分别与第一路解调芯片的时钟信号端、同步信号端、数据无效信号端和最低位数据端对应连接，高四位输入通道分别与第二路解调芯片的时钟信号端、同步信号端、数据无效信号端和最低位数据端对应连接；第一颗缓冲器的低四位输出通道和高四位输出通道分别与所述解码芯片的数据流输入接口中的时钟引脚、同步信号引脚、数据无效引脚和最低位数据引脚对应连接；第二颗缓冲器的7位输入通道连接第一路解调芯片的高七位数据端，第三颗缓冲器的7位输入通道连接第二路解调芯片的高七位数据端，第二、三颗缓冲器的输出通道均与解码芯片的数据流输入接口中的高七位数据引脚对应连接；在每一颗缓冲器中均包含有低位使能端和高位使能端，分别接收解码芯片输出的通道选择信号。

为了节约解码芯片的接口资源，所述解码芯片通过其一路I/O口输出所述的通道选择信号，所述I/O口一方面直接与第一颗缓冲器的高位使能端和第三颗缓冲器的高、低位使能端对应连接；另一方面通过反相电路分别与第一颗缓冲器的低位使能端和第二颗缓冲器的高、低位使能端对应连接。

优选的，所述反相电路优选采用一颗NPN型三极管进行电路设计，将所述三极管的基极连接所述解码芯片的I/O口，发射极接地，集电极连接直流电源。

当所述N＝3，即所述机顶盒为三模式机顶盒时，所述切换电路通过其三路使能端接收解码芯片输出的三路通道选择信号，以确定选通哪一组输入端与其输出端对应连接。

进一步的，所述解码芯片可以通过其三路I/O口输出所述的三路通道选择信号，以对切换电路进行选通控制。

与现有技术相比，本实用新型的优点和积极效果是：本实用新型的多模式机顶盒采用数据流切换技术对不同解调芯片输出的数据流进行切换，然后输出至后续的解码芯片进行音视频信号的解码处理，从而可以将成熟的单模机顶盒设计方案应用到多模机顶盒的电路设计中，由此降低了设计难度，缩短了开发周期。由于无需使用具有多路数据流输入接口的解码芯片进行系统设计，因此可以显著降低产品的硬件成本。

结合附图阅读本实用新型实施方式的详细描述后，本实用新型的其他特点和优点将变得更加清楚。

附图说明

图1是本实用新型所提出的多模式机顶盒内部电路的一种实施例的电路原理框图；

图2是图1所示切换电路的一种实施例的电路原理图。

具体实施方式

下面结合附图对本实用新型的具体实施方式作进一步详细地说明。

实施例一，本实施例为了实现在采用仅具备单路数据流输入接口的解码芯片的基础上，完成多模式机顶盒对多路传输信号的接入和解码处理的要求，在现有单模机顶盒的电路设计中增设切换电路，利用切换电路对不同解调芯片输出的数据流进行选通切换，进而将选中的一组数据流传输至解码芯片进行音视频信号的解码处理，并进一步传输至后端电视机进行播放，从而以较低的硬件成本实现了传统多模式机顶盒的功能，提升了机顶盒产品的市场竞争力。

具体来讲，可以在现有的单模机顶盒中同时设置N路高频头和N路解调芯片，所述N应为大于1的自然数，比如N＝2或者N＝3等。一路高频头连接一路解调芯片，不同高频头接收不同的传输信号，比如卫星信号、有线信号或者地面信号等，并将接收到的传输信号转换成中频信号传输至后级的解调芯片。所述解调芯片对接收到的中频信号进行解调处理后，以数据流的形式传输至切换电路。也就是说，通过N路解调芯片输出的N组数据流对应传输至切换电路的N组输入端，所述切换电路根据接收到的通道选择信号可以选择其中一组输入端与其输出端连通，进而将选中的一组数据流传输至解码芯片的数据流输入接口，利用解码芯片实现对该路音视频数据流的解码处理。

为描述简单起见，本实施例以双模机顶盒(即N＝2)为例进行详细说明。

参见图1所示，在双模机顶盒中同时设置两路高频头，分别转换输出两路中频信号IF0、IF1对应传输至两路解调芯片中。通过两路解调芯片解调输出的数据流(本实施例以符合MPEG-2标准的传输码流TS为例进行说明)对应传输至切换电路的两组输入端。所述切换电路在解码芯片输出的通道选择信号TS_SWITCH的控制作用下，选择其中一组数据流(TS0或TS1)输出至解码芯片进行解码处理。

根据不同的应用，TS码流可以以并行或串行两种方式传输。并行TS码流包括四路控制信号(时钟信号TS_CLK、同步信号TS_SYNC、数据无效信号TS_VAL、数据错误信号TS_ERR)和8位数据信号TS_D0～TS_D7。串行TS码流仅使用最低数据位TS_D0或者最高数据位TS_D7传输所有的数据。为了兼容TS码流的两种传输方式，在切换电路的两组输入端中分别定义用于接收并行TS码流中控制信号和数据信号的输入引脚，并与两路解调芯片中用于传输并行TS码流的控制信号的端子和数据信号的端子对应连接。其中，在解调芯片的8位数据信号端子中，将最低位数据端通过一颗选通器件与切换电路的最低位数据输入引脚相连接，并进一步通过另外一颗选通器件与该路解调芯片的最高位数据端连接起来，以用于串行TS码流的传输，并兼容最低数据位TS_D0和最高数据位TS_D7两种传输方式。

作为一种优选设计方式，可以将并行TS码流中的时钟信号TS_CLK、同步信号TS_SYNC、数据无效信号TS_VAL和8位数据信号TS_D0～TS_D7通过切换电路进行选择输出，而数据错误信号TS_ERR则可以直接传输至后端解码芯片。当然，本实施例并不仅限于此种连接方式。

对于切换电路的具体组建形式，本实施例提出了一种采用3颗八通道三态缓冲器U5、U18、U19对两路解调芯片输出的TS码流进行选通切换的电路组建结构，如图2所示。所述八通道三态缓冲器U5、U18、U19的工作状态如下表所示：

表1

其中，1G、2G分别为缓冲器U5、U18、U19的低位使能端和高位使能端；1An、2An分别为缓冲器U5、U18、U19的低四位输入通道和高四位输入通道；1Yn、2Yn分别为缓冲器U5、U18、U19的低四位输出通道和高四位输出通道。在本实施例中，将第一路解调芯片0输出的第一路TS码流TS0的11路信号(TS0_xx)分别传输至第一颗缓冲器U5的低四位通道1A1～1A4和第二颗缓冲器U18的七位输入通道1A2～1A4、2A1～2A4。即：将解调芯片0的时钟信号端TS0_CLK、同步信号端TS0_SYNC、数据无效信号端TS0_VAL和最低位数据端TS0_DAT0对应连接至缓冲器U5的低四位通道1A1～1A4；而解调芯片0的高七位数据端TS0_DAT[1:7]则对应连接至缓冲器U18的七位输入通道1A2～1A4、2A1～2A4。同理，将第二路解调芯片1输出的第二路TS码流TS1的11路信号(TS0_xx)分别传输至第一颗缓冲器U5的高四位通道2A1～2A4和第三颗缓冲器U19的七位输入通道1A2～1A4、2A1～2A4。即：将解调芯片1的时钟信号端TS1_CLK、同步信号端TS1_SYNC、数据无效信号端TS1_VAL和最低位数据端TS1_DAT0对应连接至缓冲器U5的高四位通道2A1～2A4；而解调芯片1的高七位数据端TS1_DAT[1:7]则对应连接至缓冲器U19的七位输入通道1A2～1A4、2A1～2A4。将缓冲器U18、U19的输出通道1Y2～1Y4、2Y1～2Y4均与解码芯片的数据流输入接口中的高七位数据引脚TS_D[1:7]对应连接，从而利用缓冲器U18、U19实现对两路TS码流TS0、TS1中的7位数据信号进行选择切换。与此同时，将缓冲器U5的低四位输出通道IY1～IY4和高四位输出通道2Y1～2Y4依次并联，并分别与所述解码芯片的数据流输入接口中的时钟引脚TS_CLK、同步信号引脚TS_SYNC、数据无效引脚TS_VAL和最低位数据引脚TS_D0对应连接，从而利用缓冲器U5实现对两路TS码流TS0、TS1中的三路控制信号和最低位数据进行选择切换。而两路解调芯片的数据错误信号端TS0_ERR、TS1_ERR则可以直接连接解码芯片的数据错误引脚TS_ERR，无需进行选通切换。

为了实现所述切换电路对并行TS码流和串行TS码流传输的兼容性，本实施例在两路解调芯片的最低位数据端TS0_DAT0、TS1_DAT0与缓冲器U5的输入通道1A4、2A4之间分别对应增设选通器件RT39和RT40，如图2所示。与此同时，缓冲器U5的输入通道1A4、2A4同时分别通过选通器件RT32、RT38分别与两路解调芯片的最高位数据端TS0_DAT7和TS1_DAT7对应连接。当解调芯片以并行TS码流的形式传输音视频信号或者通过最低数据位传输串行TS码流时，可将选通器件RT39和RT40选通，以满足信号传输要求；而当解调芯片需要通过其最高数据位以串行TS码流的形式传输音视频信号时，则只需将选通器件RT32、RT38连通即可。

在本实施例中，所述选通器件RT32、RT38、RT39和RT40可以采用跳线器进行电路设计，也可以采用跨接电阻的形式实现。在选用跨接电阻进行电路设计时，若采用并行TS码流模式或者低位串行TS码流模式，则仅焊接跨接电阻RT39、RT40即可；而若采用高位串行TS码流模式，则仅焊接跨接电阻RT32、RT38即可，如图2所示的连接形式。

为了节约解码芯片的接口资源，本实施例优选采用解码芯片的一路引脚(比如其一路I/O口)输出的通道选择信号TS_SWITCH来实现对两路TS码流的选择输出。如图2所示，将解码芯片的I/O口一方面直接与缓冲器U19的两路使能端1G、2G以及缓冲器U5的高位使能端2G相连接；另一方面通过反相电路与缓冲器U18的两路使能端1G、2G以及缓冲器U5的低位使能端1G相连接。在本实施例中，所述反相电路可以采用一颗NPN型三极管Q11进行电路设计，如图2所示，将三极管Q11的基极通过电阻R25连接解码芯片的该路I/O口，接收解码芯片输出的通道选择信号TS_SWITCH；三极管Q11的发射极接地，集电极通过电阻R22连接直流电源VCC，并与所述缓冲器U18的两路使能端1G、2G以及缓冲器U5的低位使能端1G相连接。

当解码芯片输出的通道选择信号TS_SWITCH为高电平时，三极管Q11导通，将其集电极电位拉低到地。此时，缓冲器U19的两路使能端1G、2G为高电平，其八通道三态门全为高阻态；而缓冲器U5的高位使能端2G为高电平，其高位四通道三态门为高阻态，于是第二路TS码流(TS1_xx)的所有信号被阻隔。相反，由于三极管Q11的方向作用，使缓冲器U18的两路使能端1G、2G均为低电平，其八通道三态门的输出由输入信号决定；缓冲器U5的低位使能端1G也为低电平，其低位四通道三态门的输出也由输入信号决定，于是第一路TS码流的信号(TS0_xx)可以通过切换电路输出至解码芯片。

同上所述，当解码芯片输出的通道选择信号TS_SWITCH为低电平时，则第一路TS码流(TS0_xx)的所有信号被阻隔，第二路TS码流的信号(TS1_xx)可以通过该切换电路选通，并输出至后端解码芯片。

当然，所述反相电路也可以采用逻辑非门或者其它电路形式设计完成，本实施例并不仅限于以上举例。

通过本实施例所提出的电路设计方案，采用单路TS码流接口的解码芯片便可实现双模(双路TS码流)应用，亦可扩展应用到更多模式的机顶盒设计中。以三模式机顶盒为例进行说明，只需利用切换电路的三路使能端接收解码芯片输出的三路通道选择信号，以确定选通哪一组输入端与其输出端对应连接即可。同样的，所述解码芯片可以通过其三路I/O口输出所述的三路通道选择信号，以对切换电路进行选通控制，本实施例在此不再展开说明。

当然，上述说明并非是对本实用新型的限制，本实用新型也并不仅限于上述举例，本技术领域的普通技术人员在本实用新型的实质范围内所做出的变化、改型、添加或替换，也应属于本实用新型的保护范围。

Claims

1.一种多模式机顶盒，包括N路高频头、与所述N路高频头一一对应连接的N路解调芯片以及解码芯片；其特征在于：通过所述N路解调芯片输出的N组数据流对应传输至一切换电路的N组输入端，所述切换电路根据接收到的通道选择信号选择其中一组输入端与切换电路的输出端连通，所述切换电路的输出端连接解码芯片的数据流输入接口；所述N为大于1的自然数。

2.根据权利要求1所述的多模式机顶盒，其特征在于：所述数据流为TS码流，N路解调芯片用于传输TS码流的控制信号的端子和数据信号的端子分别与切换电路的N组输入端中的不同输入引脚对应连接。

3.根据权利要求2所述的多模式机顶盒，其特征在于：所述解调芯片用于传输TS码流的控制信号的端子包括时钟信号端、同步信号端、数据无效信号端和数据错误信号端；其中，时钟信号端、同步信号端和数据无效信号端连接所述的切换电路，数据错误信号端直接连接所述解码芯片的数据流输入接口中的数据错误引脚。

4.根据权利要求2或3所述的多模式机顶盒，其特征在于：所述解调芯片用于传输TS码流的数据信号的端子包括8位，其中最低位数据端通过一颗选通器件一方面连接所述的切换电路，另一方面通过另外一颗选通器件连接最高位数据端。

5.根据权利要求4所述的多模式机顶盒，其特征在于：所述选通器件为跳线器或者跨接电阻。

6.根据权利要求4所述的多模式机顶盒，其特征在于：所述N为2，在所述切换电路中包括3颗八通道三态缓冲器；第一颗缓冲器的低四位输入通道分别与第一路解调芯片的时钟信号端、同步信号端、数据无效信号端和最低位数据端对应连接，高四位输入通道分别与第二路解调芯片的时钟信号端、同步信号端、数据无效信号端和最低位数据端对应连接；第一颗缓冲器的低四位输出通道和高四位输出通道分别与所述解码芯片的数据流输入接口中的时钟引脚、同步信号引脚、数据无效引脚和最低位数据引脚对应连接；第二颗缓冲器的7位输入通道连接第一路解调芯片的高七位数据端，第三颗缓冲器的7位输入通道连接第二路解调芯片的高七位数据端，第二、三颗缓冲器的输出通道均与解码芯片的数据流输入接口中的高七位数据引脚对应连接；在每一颗缓冲器中均包含有低位使能端和高位使能端，分别接收解码芯片输出的通道选择信号。

7.根据权利要求6所述的多模式机顶盒，其特征在于：所述解码芯片通过其一路I/O口输出所述的通道选择信号，所述I/O口一方面直接与第一颗缓冲器的高位使能端和第三颗缓冲器的高、低位使能端对应连接；另一方面通过反相电路分别与第一颗缓冲器的低位使能端和第二颗缓冲器的高、低位使能端对应连接。

8.根据权利要求7所述的多模式机顶盒，其特征在于：在所述反相电路中包括一颗NPN型三极管，所述三极管的基极连接所述解码芯片的I/O口，发射极接地，集电极连接直流电源。

9.根据权利要求1至3中任一项所述的多模式机顶盒，其特征在于：所述N为3，所述切换电路通过其三路使能端接收解码芯片输出的三路通道选择信号。

10.根据权利要求9所述的多模式机顶盒，其特征在于：所述解码芯片通过其三路I/O口输出所述的三路通道选择信号。