CN201674525U

CN201674525U - 一种基于Hadamard矩阵的降低OFDM系统峰均比装置

Info

Publication number: CN201674525U
Application number: CN2009202540916U
Authority: CN
Inventors: 马恒
Original assignee: CETC 54 Research Institute
Current assignee: CETC 54 Research Institute
Priority date: 2009-10-19
Filing date: 2009-10-19
Publication date: 2010-12-15
Anticipated expiration: 2019-10-19

Abstract

本实用新型公开一种基于Hadamard矩阵的降低OFDM系统峰均比装置，它涉及通信领域中OFDM系统发射机降低峰均比的装置。它由QPSK调制器、导频插入模块、IFFT及峰均比抑制单元、循环前缀插入电路、电源等部件组成。它采用数字信号处理技术，在OFDM系统的发射端利用Hadamard矩阵作为部分传输序列算法的加权系数对数据进行扰码，降低了OFDM符号的峰均功率比。且本实用新型还具有并行处理、运算速度快、边带信息少、电路结构简单、性能稳健等优点，特别适合于要求低峰均比的高速率OFDM通信系统中。

Description

一种基于Hadamard矩阵的降低OFDM系统峰均比装置

技术领域

本实用新型公开一种基于Hadamard矩阵的降低OFDM系统峰均比装置，特别适合于要求低峰均比的高速率OFDM通信系统中。

背景技术

OFDM系统有峰值平均功率比(PAPR)较高的问题，对非线性效应很敏感。这就要求发射机的一些部件，例如高功率放大器、A/D、D/A转换器等具有很大的线性动态范围，使得实现成本增加。而且，这些部件的非线性也会对动态范围较大的信号产生非线性失真，造成子信道间干扰和信号幅度、相位的畸变，从而影响OFDM系统的性能。因此，如何有效地降低OFDM系统的峰均比是将该技术实用化急需解决的问题。

部分传输序列法(PTS)是降低OFDM符号峰均功率比常用的一种算法，但是采用遍历搜索算法的传统PTS方法运算量极大，随着子块数目呈指数增长。巨大的运算量无法满足高速率OFDM系统的实时性要求，必须寻求快速算法。

实用新型内容

本实用新型的目的在于避免上述背景技术中的不足之处而提供一种利用Hadamard矩阵作为部分传输序列算法的加权系数在发射端降低OFDM符号峰均功率比的装置。另外本实用新型还具有并行处理、运算速度快、边带信息少、电路结构简单、性能稳健等优点。

本实用新型的目的是这样实现的：

它包括QPSK调制器、第一导频插入模块、第二导频插入模块、IFFT及峰均比抑制单元、循环前缀插入电路、电源；所述的QPSK调制器的输入端口1与外部输入信息流A端口相连，QPSK调制器输出端口 2、3分别与第一导频插入模块和第二导频插入模块的输入端口1相连，QPSK调制器的输入端口1接收外部输入的二进制数据流，输出端口2、3分别输出经过QPSK调制的信息码流I、信息码流Q输出至第一导频插入模块和第二导频插入模块的输入端口1；第一导频插入模块和第二导频插入模块的输出端口2分别与IFFT及峰均比抑制单元的输入端口1、2相连，第一导频插入模块和第二导频插入模块将导频数据插入到经过QPSK调制器的码流I、码流Q中；IFFT及峰均比抑制单元的输出端口3、4分别与循环前缀插入电路的输入端口1、2相连；循环前缀插入电路的输出端口3、4分别与外部输出端口B、C相连；电源的输出+V端与各部件相应电源端并接，提供各个部件所需电源。

本实用新型IFFT及峰均比抑制单元包括数据分割器、数据扰码器、扰码矩阵存储器、第一至第四IFFT处理模块组、第一至第四峰均比计算模块组、选择器、边带信息插入模块、扰码模块、IFFT处理模块，所述的数据分割器的输入端1、2与第一导频插入模块和第二导频插入模块的输出端口2相连，数据分割器将OFDM符号分为4个子块，数据分割器输出端口3、4、5、6、7、8、9、10分别与数据扰码器的输入端口1、2、3、4、5、6、7、8相连；数据扰码器的输入端17与扰码矩阵存储器的输出端2相连，数据扰码器的输出端口9、10分别与第一IFFT处理模块组的输入端口1、2相连，数据扰码器的输出端口11、12分别与第二IFFT处理模块组的输入端口1、2相连，数据扰码器的输出端口13、14分别与第三IFFT处理模块组的输入端口1、2相连，数据扰码器的输出端口15、16分别与第四IFFT处理模块组的输入端口1、2相连，数据扰码器利用Hadamard矩阵对数据子块进行扰码及合并处理；第一至第四IFFT处理模块组的输出端3、4分别与第一至第四峰均比计算模块组的输入端1、2相连，IFFT处理模块组对经过扰码处理后的4路数据进行IFFT变换；第一至第四峰均比计算模块组(10-1至10-4)各输出端口3分别与选择器的输入端1、2、3、4相连，峰均比计算模块组计算每一路信号的峰均比送入选择器；选择器选择出4路信号中峰均比最小的1路，将选择信息通过输出端口5接至扰码矩阵存储器的输入端口3；边带信息插入模块的输入端口1、2分别与第一导频插入模块和第二导频插入模块的输出端口2相连，边带信息插入模块输入端口5与扰码矩阵存储器的输出端口1相连，边带信息插入模块输出端口3、4分别与扰码模块的输入端口1、2相连，边带信息插入模块将使用的扰码序列插入到传输信息中去；扰码模块的输入端口3与扰码矩阵存储器的输出端口1相连，扰码模块输出端口4、5与IFFT处理模块的输入端口1、2相连；IFFT处理模块的输出端口3、4分别与循环前缀插入电路的输入端口1、2相连；数据分割器、数据扰码器、扰码矩阵存储器、第一至第四IFFT处理模块组、第一至第四峰均比计算模块组、选择器、边带信息插入模块、扰码模块、IFFT处理模块各输入端18脚与电源的输出端+V电压端连接，各输入端19脚与接地端连接，电源提供各个模块的工作电压，地端将各个模块接公共地端。

本实用新型相比背景技术具有如下优点：

1.本实用新型采用了IFFT及峰均比抑制单元3，利用Hadamard矩阵作为部分传输序列算法的加权系数，可以并行运算，极大地缩短了算法的运算时间。

2.本实用新型需要传输的边带信息比原有技术大幅减少，有利于确保边带信息的准确传输，算法简单、性能稳健。

3.本实用新型组成部件采用大规模现场可编程器件制作，因此可通过配置不同的程序灵活地实现对工作参数的修改，使设备的结构大大简化，成本显著降低。

附图说明

图1是本实用新型的电原理方框图；

图2是本实用新型IFFT及峰均比抑制单元3实施例的电原理图。

具体实施方式：

参照图1至图2，本实用新型由QPSK调制器1、第一导频插入模块2-1、第二导频插入模块2-2、IFFT及峰均比抑制单元3、循环前缀插入电路4、电源5组成。图1是本发明的电原理方框图，实施例按图1连接线路。其中QPSK调制器1的作用是对输入端口A输入的二进制比特流进行QPSK调制，将调制后的I、Q两路信号送入第一导频插入模块2-1和第二导频插入模块2-2；第一导频插入模块2-1和第二导频插入模块2-2的作用是将信道估计导频序列插入到传输数据中去；IFFT及峰均比抑制单元3的作用是利用Hadamard矩阵作为扰码序列对传输数据进行扰码处理，然后进行IFFT变换，计算各路信号的峰均比，选择峰均比最小的一路信号进行传输，并将边带信息插入到传输数据中去。循环前缀插入电路4的作用是将OFDM符号尾部宽度为1/4符号长度的数据插入到符号前端作为循环前缀。实施例QPSK调制器1、第一导频插入模块2-1和第二导频插入模块2-2、IFFT及峰均比抑制单元3、循环前缀插入电路4均采用同一块美国Altera公司生产Stratix Ⅱ系列FPGA芯片制作。

IFFT及峰均比抑制单元3由数据分割器6、数据扰码器7、扰码矩阵存储器8、第一至第四IFFT处理模块组9-1至9-4、第一至第四峰均比计算模块组10-1至10-4、选择器11、边带信息插入模块12、扰码模块13、IFFT处理模块14组成。图2是本实用新型IFFT及峰均比抑制单元3的实施例电原理图，并按其连接线路。数据分割器6的作用是接收第一导频插入模块2-1和第二导频插入模块2-2的输入，将OFDM符号分为4个子块。数据扰码器7的作用是利用Hadamard矩阵作为扰码序列对各个子块进行扰码处理，然后将子块合并，最终输出4路不同的信号。扰码矩阵存储器8的作用是存储所用到的Hadamard矩阵。第一至第四IFFT处理模块组9-1至9-4的作用是对4路扰码后的信号分别进行IFFT变换，4个IFFT模块并行处理，大大提高了系统的运算速度。第一至第四峰均比计算模块组10-1至10-4计算出各路信号的峰均比，将结果送入选择器11。选择器11对各路信号的峰均比进行比较，选择出峰均比最小的一路信号，并将这路信号所使用的扰码序列号通知扰码矩阵存储器8。边带信息插入模块12的作用是将边带信息插入到传输数据中去，以便于接收端恢复出原始数据。扰码模块13从扰码矩阵存储器8中读取最终选用的扰码序列，对插入边带信息后的数据进行扰码处理。IFFT处理模块14的作用是对扰码模块13输出的数据进行IFFT变换，最后把运算结果送入循环前缀插入电路4。数据分割器6、数据扰码器7、扰码矩阵存储器8、第一至第四IFFT处理模块组9-1至9-4、第一至第四峰均比计算模块组10-1至10-4、选择器11、边带信息插入模块12、扰码模块13、IFFT处理模块14均采用同一块美国Altera公司生产Stratix Ⅱ系列FPGA芯片制作。

本实用新型电源5提供各部件的直流工作电压，实施例采用市售通用集成稳压直流电源块制作，其输出+V电压为+3.3V、供电电流为1A。

本实用新型简要工作原理如下：

QPSK调制器1对输入的二进制数据进行QPSK调制，然后将信道估计导频序列插入到QPSK调制后的I、Q两路信号中去。将QPSK信号分为4个子块，利用Hadamard矩阵作为扰码序列对各个子块进行扰码处理，然后将子块合并，最终形成4路不同的信号。将这4路信号送入4个IFFT处理模块，同时对其进行IFFT变换，得到4路OFDM符号。计算各路OFDM符号的峰均比，通过比较选择出峰均比最小的一路，并将这一路信号所使用的扰码序列通知扰码矩阵存储器。为了在接收端恢复出原始数据，需要将发射端所使用的扰码序列作为边带信息插入到传输数据中一起发送给接收端。扰码模块从扰码矩阵存储器中读取最终选用的扰码序列，对插入边带信息后的数据进行扰码处理。对扰码后的数据进行IFFT变换，形成OFDM符号。最后将OFDM符号尾部宽度为1/4符号长度的数据插入到符号前端作为循环前缀。

本实用新型安装结构如下：

所有电路器件按图1至图2连接线路，通过一块美国Altera公司生产Stratix Ⅱ系列FPGA芯片实现，安装在一块长、宽分别为217×150mm的印制板上，印制板上安装I路信号输入端口A、Q路信号输入端口B的电缆插座、均衡器I路信号输出端口C、Q路信号输出端口D的电缆插座，组装成本实用新型。

Claims

1.一种基于Hadamard矩阵的降低OFDM系统峰均比的装置，包括QPSK调制器(1)、第一导频插入模块(2-1)、第二导频插入模块(2-2)、循环前缀插入电路(4)，其特征在于：还包括IFFT及峰均比抑制单元(3)，所述的QPSK调制器(1)的输入端口1与外部输入信息流A端口相连，QPSK调制器(1)输出端口2、3分别与第一导频插入模块(2-1)和第二导频插入模块(2-2)的输入端口1相连；第一导频插入模块(2-1)和第二导频插入模块(2-2)的输出端口2分别与IFFT及峰均比抑制单元(3)的输入端口1、2相连；IFFT及峰均比抑制单元(3)的输出端口3、4分别与循环前缀插入电路(4)的输入端口1、2相连；循环前缀插入电路(4)的输出端口3、4分别与外部输出端口B、C相连。

2.根据权利要求1所述的一种基于Hadamard矩阵的降低OFDM系统峰均比的装置，其特征在于：IFFT及峰均比抑制单元(3)包括数据分割器(6)、数据扰码器(7)、扰码矩阵存储器(8)、第一至第四IFFT处理模块组(9-1至9-4)、第一至第四峰均比计算模块组(10-1至10-4)、选择器(11)、边带信息插入模块(12)、扰码模块(13)、IFFT处理模块(14)，所述的数据分割器(6)的输入端口1、2分别与第一导频插入模块(2-1)和第二导频插入模块(2-2)的输出端口2相连，数据分割器(6)将OFDM符号分为4个子块，数据分割器(6)输出端3、4、5、6、7、8、9、10分别与数据扰码器(7)的输入端1、2、3、4、5、6、7、8相连；数据扰码器(7)的输入端17与扰码矩阵存储器(8)的输出端2相连，数据扰码器的输出端口9、 10分别与第一IFFT处理模块组(9-1)的输入端口1、2相连，数据扰码器的输出端口11、12分别与第二IFFT处理模块组(9-2)的输入端口1、2相连，数据扰码器的输出端口13、14分别与第三IFFT处理模块组(9-3)的输入端口1、2相连，数据扰码器的输出端口15、16分别与第四IFFT处理模块组(9-4)的输入端口1、2相连；第一至第四IFFT处理模块组(9-1至9-4)的输出端3、4分别与第一至第四峰均比计算模块组(10-1至10-4)的输入端1、2相连；第一至第四峰均比计算模块组(10-1至10-4)的输出端口3分别与选择器(11)的输入端1、2、3、4相连；选择器(11)的输出端口5接至扰码矩阵存储器(8)的输入端口3；边带信息插入模块(12)的输入端1、2分别与第一导频插入模块(2-1)和第二导频插入模块(2-2)的输出端口2相连，边带信息插入模块(12)输入端口5与扰码矩阵存储器(8)的输出端口1相连，边带信息插入模块(12)输出端口3、4分别与扰码模块(13)的输入端口1、2相连；扰码模块(13)的输入端口3与扰码矩阵存储器(8)的输出端口1相连，扰码模块(13)输出端口4、5分别与IFFT处理模块(14)的输入端口1、2相连；IFFT处理模块(14)的输出端口3、4分别与循环前缀插入电路(4)的输入端口1、2相连。