CN201674524U - 一种井下调制解调器 - Google Patents
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Abstract
一种井下调制解调器,包括:处理器、FPGA、DAC、驱动电路、线路接口、接收前端电路及ADC;所述处理器与所述FPGA相连,用于接收井下数据并作为发送数据写入所述FPGA,以及从所述FPGA中读取接收数据并发送给其它井下仪器;所述FPGA用于对发送数据进行编码识别,对发送数据进行加扰、QFSK调制后写入DAC;以及对收到的接收数据进行解调、解扰,经过频率计算后缓存;所述DAC用于将调制后的发送数据由数字信号转换为模拟信号;所述驱动电路用于对转换为模拟信号的所述发送数据进行一级放大;所述线路接口用于将驱动后的所述发送数据从所述传输线路发送出去,以及从所述传输线路上接收模拟信号形式的接收数据。
Description
技术领域
本实用新型涉及通讯领域,尤其涉及一种井下调制解调器。
背景技术
调制解调器由调制器和解调器两部分组成。调制器把数字信号调制成适合电缆传输的调制信号发送出去,解调器则把来自电缆的调制信号转换成计算机能接收的数字信号。
调制解调器技术在电缆测井中应用广泛。典型的成像测井系统都采用多根缆芯实现全双工高速通讯,这类通讯技术算法复杂,对地面系统要求较高,电路实现难度大。
采用单根缆芯的半双工通讯方式比较适合相对独立的测井仪器,电路实现相对简单。FSK(Frequency-shift keying,频移键控)单芯传输技术的抗噪声与抗衰减的性能较好,应用广泛。但在长距离传输中可靠通讯速率一般不超过1200bps。
测井仪器单芯通讯通常使用FSK技术,可靠通讯速率只有1200bps。而且普通的FSK是基于输入信号电平输出频率信号,调制信号和输入信号不相关,恢复信号时由于采样点的不确定,导致接收恢复的码元相位产生抖动,而且还会有电缆、滤波器等通道上的相位和频率迁移叠加在上边,导致调制速度稍高,接收信号就会产生和环境相关的变化,解决办法一般是在接收通道上添加可调补偿元件,会对操作人员提出较高要求。
实用新型内容
本实用新型要解决的技术问题是提供一种井下调制解调器,能提高速率满足下井仪器的需要。
为了解决上述问题,本实用新型提供了一种井下调制解调器,包括:
处理器、现场可编程门阵列FPGA、数/模转换模块DAC、驱动电路、线路接口、接收前端电路及模/数转换模块ADC;
所述处理器与所述FPGA相连,用于接收井下数据并作为发送数据写入所述FPGA,以及从所述FPGA中读取接收数据并发送给其它井下仪器;
所述FPGA用于对发送数据进行编码识别,对发送数据进行加扰、QFSK调制后写入DAC;以及对收到的接收数据进行解调、解扰,经过频率计算后缓存;
所述DAC用于将调制后的发送数据由数字信号转换为模拟信号;
所述驱动电路用于对转换为模拟信号的所述发送数据进行一级放大;
所述线路接口用于将驱动后的所述发送数据从所述传输线路发送出去,以及从所述传输线路上接收模拟信号形式的接收数据。
进一步地,所述FPGA包括:
缓存,用于保存发送数据和接收数据;
8/2位数据转换模块,用于从所述缓存读取所述缓存读取所述发送数据,并将其从8位转换为2位;
加扰模块,用于对所述2位的发送数据进行加扰,得到I、Q两路发送数据;
调制模块,用于对所述I、Q两路发送数据进行QFSK调制;
解调模块,用于对转换为数字信号的所述接收数据进行解调得到I、Q两路接收数据;
解扰模块,用于对所述I、Q两路接收数据进行解扰;
2/8位数据转换模块,用于将接收数据从2位转换为8位,然后保存进所述缓存。
进一步地,所述缓存为一双口RAM,包括发送数据缓存和接收数据缓存,分别用于保存所述发送数据和所述接收数据。
进一步地,所述调制模块包括:
存储器,用于保存分别对应于4种频率的调制参数的发送波形模板;
调制器,用于根据所述发送波形模板提供的分别对应于4种频率的调制参数,对所述I、Q两路发送数据进行QFSK调制。
进一步地,所述调制器为一个码元调制周期包括一过渡周期和一个码元周期的调制器。
进一步地,所述线路接口为通用异步接收/发送装置UART。
进一步地,所述接收前端电路包括:
两级AGC放大电路,和两级带通滤波器电路。
进一步地,所述AGC放大电路为自动AGC控制接收芯片。
进一步地,所述处理器通过RS232接收井下数据,通过数据地址总线与所述FPGA相连。
进一步地,所述处理器为单片机。
本实用新型的调制解调器采用QFSK(Quadrate frequency shift keying,正交频移键控)频率调制方式,使用测井电缆的1根缆芯及缆皮,通讯速率较高,工作稳定可靠,可以防止异步抖动。电路可耐温150℃,无需保温瓶,电路实现也简单可靠。经过电缆测试,可提高传输效率,可靠通讯速率可提高到40kbps,远高于目前存在的其他单芯电缆传输速率。
附图说明
图1为实施例一的井下调制解调器的具体实施框图。
具体实施方式
下面将结合附图及实施例对本实用新型的技术方案进行更详细的说明。
实施例一,一种井下调制解调器,如图1所示,包括:
处理器、FPGA、DAC(数/模转换模块)、驱动电路、线路接口、接收前端电路及ADC(模/数转换模块);
所述处理器与所述FPGA相连,用于从计算机或井下数据采集设备等接收井下数据并作为发送数据写入所述FPGA,以及从所述FPGA中读取接收数据并发送给其它井下仪器(比如仪器总控电路);还可以提供系统时钟;本实施例中,所述处理器可以但不限于为一单片机,可以通过RS232接收井下数据,通过数据地址总线与所述FPGA相连;
所述FPGA(现场可编程门阵列)用于对发送数据进行编码识别,对发送数据进行加扰、QFSK调制后写入DAC;以及对收到的接收数据进行解调、解扰,经过频率计算后缓存;所述编码识别是指对数据帧的帧头信息按照内部协议的识别。
所述DAC用于将调制后的发送数据由数字信号转换为模拟信号;
所述驱动电路用于对转换为模拟信号的所述发送数据进行一级放大;
所述线路接口与传输线路(比如通信电缆)相连,用于将驱动后的所述发送数据从所述传输线路发送出去,以及从所述传输线路上接收模拟信号形式的接收数据;本实施例中,所述线路接口可以但不限于为UART(UniversalAsynchronous Receiver/Transmitter,通用异步接收/发送装置),发送时可以但不限于采用同轴电缆发送专用驱动协议来打包数据;
所述接收前端电路用于对所述接收数据进行放大、滤波和整形;可以但不限于包括两级AGC放大电路(本实施例中使用高带宽高增益的自动AGC控制接收芯片),和两级带通滤波器电路;;
所述ADC用于将所述接收数据由模拟信号采样为数字信号发送给所述FPGA。
本实施例中,数据接口通过UART或其它器件将全部接收数据恢复然后编码,完全避免了异步抖动的发生。
本实施例中,所述FPGA具体可以包括:
缓存,用于保存发送数据和接收数据;本实施例中,可以但不限于为一双口RAM,包括发送数据缓存和接收数据缓存,分别用于保存所述发送数据和所述接收数据;
8/2位数据转换模块,用于从所述缓存读取所述缓存读取所述发送数据,并将其从8位转换为2位;
加扰模块,用于对所述2位的发送数据进行加扰,得到I、Q两路发送数据;
调制模块,用于对所述I、Q两路发送数据进行QFSK调制;
解调模块,用于对转换为数字信号的所述接收数据进行解调得到I、Q两路接收数据;
解扰模块,用于对所述I、Q两路接收数据进行解扰;
2/8位数据转换模块,用于将接收数据从2位转换为8位,然后保存进所述缓存。
本实施例中,所述调制模块具体可以包括:
存储器,用于保存分别对应于4种频率的调制参数的发送波形模板;
调制器,用于根据所述发送波形模板提供的分别对应于4种频率的调制参数,对所述I、Q两路发送数据进行QFSK调制。
由于QFSK使用了四个频率,所以要保证四个频率的幅度均衡,通过使用发送波形模板调制发送数据,可以在发送端进行预加重处理,使接收到的信号频响特性均衡。
本实施例中,为了简化解调过程采用了一个标准频率周期加一个过渡频率的方式,解决了两种不同频率信号切换的频移和相移导致的频率误判。
本实施例中,所述调制器为一个码元调制周期包括一过渡周期和一个码元周期的调制器。
因此实际的编码效率为,如果是2bps/Hz,则除以2等于1bps/Hz。速率针对不同应用环境可以调整,本实施例中,频率可以但不限于为19200bps。
当然,本实用新型还可有其他多种实施例,在不背离本实用新型精神及其实质的情况下,熟悉本领域的技术人员当可根据本实用新型作出各种相应的改变和变形,但这些相应的改变和变形都应属于本实用新型的权利要求的保护范围。
Claims (10)
1.一种井下调制解调器,其特征在于,包括:
处理器、现场可编程门阵列FPGA、数/模转换模块DAC、驱动电路、线路接口、接收前端电路及模/数转换模块ADC;
所述处理器与所述FPGA相连,用于接收井下数据并作为发送数据写入所述FPGA,以及从所述FPGA中读取接收数据并发送给其它井下仪器;
所述FPGA用于对发送数据进行编码识别,对发送数据进行加扰、QFSK调制后写入DAC;以及对收到的接收数据进行解调、解扰,经过频率计算后缓存;
所述DAC用于将调制后的发送数据由数字信号转换为模拟信号;
所述驱动电路用于对转换为模拟信号的所述发送数据进行一级放大;
所述线路接口用于将驱动后的所述发送数据从所述传输线路发送出去,以及从所述传输线路上接收模拟信号形式的接收数据。
2.如权利要求1所述的井下调制解调器,其特征在于,所述FPGA包括:
缓存,用于保存发送数据和接收数据;
8/2位数据转换模块,用于从所述缓存读取所述缓存读取所述发送数据,并将其从8位转换为2位;
加扰模块,用于对所述2位的发送数据进行加扰,得到I、Q两路发送数据;
调制模块,用于对所述I、Q两路发送数据进行QFSK调制;
解调模块,用于对转换为数字信号的所述接收数据进行解调得到I、Q两路接收数据;
解扰模块,用于对所述I、Q两路接收数据进行解扰;
2/8位数据转换模块,用于将接收数据从2位转换为8位,然后保存进所述缓存。
3.如权利要求2所述的井下调制解调器,其特征在于:
所述缓存为一双口RAM,包括发送数据缓存和接收数据缓存,分别用于保存所述发送数据和所述接收数据。
4.如权利要求2所述的井下调制解调器,其特征在于,所述调制模块包括:
存储器,用于保存分别对应于4种频率的调制参数的发送波形模板;
调制器,用于根据所述发送波形模板提供的分别对应于4种频率的调制参数,对所述I、Q两路发送数据进行QFSK调制。
5.如权利要求4所述的井下调制解调器,其特征在于:
所述调制器为一个码元调制周期包括一过渡周期和一个码元周期的调制器。
6.如权利要求1到5中任一项所述的井下调制解调器,其特征在于:
所述线路接口为通用异步接收/发送装置UART。
7.如权利要求1到5中任一项所述的井下调制解调器,其特征在于,所述接收前端电路包括:
两级AGC放大电路,和两级带通滤波器电路。
8.如权利要求7所述的井下调制解调器,其特征在于:
所述AGC放大电路为自动AGC控制接收芯片。
9.如权利要求1到5中任一项所述的井下调制解调器,其特征在于:
所述处理器通过RS232接收井下数据,通过数据地址总线与所述FPGA相连。
10.如权利要求1到5中任一项所述的井下调制解调器,其特征在于:
所述处理器为单片机。
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